數(shù)邏(劉培植)-第02章-邏輯門(mén)電路C

數(shù)字電子

與邏輯設(shè)計(jì)

計(jì)算機(jī)科學(xué)與技術(shù)系

陳舵第2章邏輯門(mén)電路第2章邏輯門(mén)電路2.1晶體管的開(kāi)關(guān)特性2.2晶體三極管反相器2.3TTL集成邏輯門(mén)2.4ECL邏輯門(mén)(自學(xué))2.5I2L邏輯門(mén)電路(自學(xué))2.6CMOS邏輯門(mén)2.7邏輯電平及邏輯電平轉(zhuǎn)換本章內(nèi)容簡(jiǎn)介：門(mén)：具有開(kāi)關(guān)作用。門(mén)電路：具有控制信號(hào)通過(guò)或不通過(guò)能力的電路。分為兩大類(lèi)：

雙極型晶體管集成邏輯門(mén)電路

單極型MOS管集成邏輯門(mén)電路4二極管----晶體三極管邏輯門(mén)（DTL）集晶體三極管----晶體三極管邏輯門(mén)（TTL）成雙極型射極耦合邏輯門(mén)（ECL）邏集成注入邏輯門(mén)電路（）輯N溝道MOS門(mén)(NMOS)門(mén)單極型(MOS型)P溝道MOS門(mén)(PMOS)互補(bǔ)MOS門(mén)(CMOS)集成門(mén)電路按開(kāi)關(guān)元件分類(lèi)集成：把晶體管、電阻、和導(dǎo)線(xiàn)等封裝在一個(gè)芯片上。52.1晶體管的開(kāi)關(guān)特性2.1.1二極管的開(kāi)關(guān)特性2.1.2三極管的開(kāi)關(guān)特性62.2.1二極管的開(kāi)關(guān)特性一個(gè)理想開(kāi)關(guān)具有這樣的特性：①閉合時(shí)，開(kāi)關(guān)兩端的電壓總為0，開(kāi)關(guān)兩端點(diǎn)間呈現(xiàn)的電阻也為0；②斷開(kāi)時(shí)，流過(guò)開(kāi)關(guān)的電流總為0，開(kāi)關(guān)兩端點(diǎn)間的電阻為無(wú)窮大；③開(kāi)關(guān)的接通或斷開(kāi)動(dòng)作轉(zhuǎn)換可以在瞬間完成。72.2.1二極管的開(kāi)關(guān)特性①?gòu)腣I負(fù)跳變至反向電流降到0.9I0所需的時(shí)間成為反向恢復(fù)時(shí)間:

toff=ts+tf(存儲(chǔ)時(shí)間+下降時(shí)間)是影響二極管開(kāi)關(guān)速度的主要原因，是二極管開(kāi)關(guān)特性的重要參數(shù)。IF：正向電流IR：反向電流I0：反向漏電流②從VI正向跳變到二極管正向?qū)ǚQ(chēng)開(kāi)通時(shí)間ton時(shí)間，一般忽略。影響二極管開(kāi)關(guān)速度的主要因素是反向恢復(fù)時(shí)間82.1.2雙極型晶體三極管的開(kāi)關(guān)特性以NPN單管共射電路為例，分析三極管的工作狀態(tài)。9基本工作狀態(tài)分析截止飽和放大Vbe Vbc反偏

反偏，IB＝IC

＝0，開(kāi)關(guān)斷開(kāi)。正偏

反偏，IC＝βIB，線(xiàn)性放大。正偏

正偏，IB>IBS，開(kāi)關(guān)閉合。倒置反偏

正偏，IE

＝βFIB，與放大相反S越大，飽和越深；反之飽和淺VBC＝0(V)時(shí)，T處于臨界飽和臨界飽和：飽和深度：臨界飽和電流是由外電路（Rc）決定的，

Rc不同，臨界飽和電流是不一樣的。10①延遲時(shí)間td：從VI正跳變開(kāi)始，至集電結(jié)電流Ic上升到0.1Ics所需要的時(shí)間。

②上升時(shí)間tr：Ic從0.1Ics上升到0.9Ics所需要的時(shí)間。

③開(kāi)通時(shí)間ton：ton=td+tr。

當(dāng)VI從－V跳變＋V時(shí)，晶體管不能立即飽和11④存儲(chǔ)時(shí)間ts：從VI負(fù)跳變開(kāi)始，至集電結(jié)電流Ic下降到0.9Ics所需要的時(shí)間。

⑤下降時(shí)間tf：Ic從0.9Ics下降到0.1Ics所需要的時(shí)間。

⑥關(guān)斷時(shí)間toff：toff=ts+tf。

當(dāng)VI從+V跳變-V時(shí)，晶體管不能立即截止122.2.1二極管的開(kāi)關(guān)特性在上述td、tr、ts和tf這四個(gè)時(shí)間參數(shù)中，ts是影響工作速度的主要因素，并且飽和越深,ts越大。深度飽和雖然可以提高反相器的帶負(fù)載能力，但降低工作速度，設(shè)計(jì)時(shí)應(yīng)綜合考慮。13第2章邏輯門(mén)電路2.1晶體管的開(kāi)關(guān)特性2.2晶體三極管反相器2.3TTL集成邏輯門(mén)2.6CMOS邏輯門(mén)2.7邏輯電平及邏輯電平轉(zhuǎn)換2.2晶體三極管反相器2.2.1反相器的工作原理2.2.2反相器的負(fù)載能力152.2.1反相器的工作原理鉗位二極管加速電容161.晶體管截止(1)輸入為低電平，假設(shè)晶體管截止，所以假設(shè)成立。晶體管可靠截止。則：

(2)由于鉗位電路的作用，電路輸出高電平為172.晶體管飽和輸入高電平VI=3V時(shí)，若晶體管的基極電流滿(mǎn)足IB>IBS，則晶體管飽和導(dǎo)通。IBS為基極臨界飽和電流。設(shè)晶體管飽和，飽和時(shí)VBES=0.7V,則182.晶體管飽和由于：所以，假設(shè)成立，晶體管工作于飽和狀態(tài)，輸出低電平，飽和深度為：

所以：19結(jié)論輸入為低電平0V時(shí)，晶體管截止，輸出高電平3.7V；輸入為高電平3V時(shí)，晶體管深飽和，輸出低電平，近似為0.1V電路完成反相器功能。202.2晶體三極管反相器2.2.1反相器的工作原理2.2.2反相器的負(fù)載能力212.2.2反相器的負(fù)載能力221.灌電流負(fù)載負(fù)載(1)輸出為低電平23(1)輸出為低電平(灌電流)此時(shí)，VT飽和，低電平為0V,鉗位二極管VD截止。即允許灌入的最大負(fù)載電流為：24(2)輸出為高電平(灌電流)25(2)輸出為高電平(灌電流)此時(shí)晶體管VT截止，晶體管Ic≈0。鉗位二極管VD導(dǎo)通，VD=0.7V，輸出為高電平，約為3.7V。由于負(fù)載RL的一端接電源，所以，無(wú)論RL是什么取值，都不會(huì)使輸出高電平變低。因此，輸出高電平時(shí)對(duì)ILI一般沒(méi)有要求。只是注意不要使鉗位二極管VD的電流過(guò)大而損壞即可。26灌電流負(fù)載總結(jié)由以上分析可知，計(jì)算灌電流負(fù)載能力，主要考慮輸出為低電平的狀態(tài)。要提高反相器帶灌電流負(fù)載能力，關(guān)鍵在于加大晶體管的飽和深度(增加IB，增大RC，減小IRC)，飽和越深，帶負(fù)載能力越強(qiáng)。但飽和越深，工作速度越慢。272.拉電流負(fù)載(1)輸出為低電平28(1)輸出為低電平(拉電流)此時(shí)晶體管VT飽和，輸出低電平在0V左右，負(fù)載RL兩端的電壓近似為0V。RL的變化不會(huì)使反相器輸出為低電平時(shí)的邏輯關(guān)系發(fā)生變化(不會(huì)使低電平升高)，所以帶有拉電流負(fù)載的反相器在輸出低電平時(shí)對(duì)負(fù)載電流ILO的大小沒(méi)有要求。29(2)輸出為高電平(拉電流)晶體管VT截止，晶體管集電極電流IC≈0，VD導(dǎo)通VD=0.7V，輸出高電平，約為3.7V。30(2)輸出為高電平(拉電流)晶體管VT截止，晶體管集電極電流IC≈0，VD導(dǎo)通VD=0.7V，輸出高電平，約為3.7V。代入具體數(shù)據(jù)：31拉電流負(fù)載總結(jié)由以上分析可知，計(jì)算灌電流負(fù)載能力，主要考慮輸出為高電平的狀態(tài)。要提高反相器帶拉電流負(fù)載能力，關(guān)鍵在于減小RC，提高IRC。32討論拉電流負(fù)載（輸出為高電平）時(shí)：灌電流負(fù)載（輸出為低電平）時(shí)：即：即：33例題34第1章數(shù)字技術(shù)基礎(chǔ)2.1晶體管的開(kāi)關(guān)特性2.2晶體三極管反相器2.3TTL集成邏輯門(mén)2.4ECL邏輯門(mén)(自學(xué))2.5I2邏輯門(mén)電路(自學(xué))2.6CMOS邏輯門(mén)2.7邏輯電平及邏輯電平轉(zhuǎn)換簡(jiǎn)介通用邏輯門(mén)：TTL、CMOS。TTL分為54系列(工品)和74系列(民品)，二者主要差別為:54、74系列的工作溫度范圍分別為-55～+125℃和0～70℃；供電電源電壓范圍分別為5V(±10%)，和5V(士5%)74系列分細(xì)分為標(biāo)準(zhǔn)、高速、肖特基、低功耗肖特基、先進(jìn)肖特基、先進(jìn)低功耗肖特基和快速TTL等子類(lèi)型。362.3TTL集成邏輯門(mén)2.3.1標(biāo)準(zhǔn)TTL與非門(mén)的電路結(jié)構(gòu)2.3.2TTL與非門(mén)的特性及參數(shù)2.3.3或非、與或非及異或門(mén)2.3.4集電極開(kāi)路門(mén)電路(OC門(mén))2.3.5三態(tài)門(mén)2.3.6TTL改進(jìn)系列門(mén)電路簡(jiǎn)介2.3.7TTL的選用及應(yīng)注意的問(wèn)題371.電路結(jié)構(gòu)38輸入級(jí)中間級(jí)輸出級(jí)保護(hù)二極管輸入級(jí)由多發(fā)射極晶體管VT1和電組R1組成，它實(shí)現(xiàn)了輸入變量A、B的與運(yùn)算。39輸入級(jí)中間級(jí)輸出級(jí)中間級(jí):VT2和R2、R3組成一個(gè)電壓分相器，它在VT2的發(fā)射極與集電極上分別得到兩個(gè)相位相反的電壓，以驅(qū)動(dòng)輸出級(jí)VT3、D4和VT4輪流導(dǎo)通。40輸入級(jí)中間級(jí)輸出級(jí)輸出級(jí)：VT3、VD3、VT4和R4構(gòu)成的輸出級(jí)，常稱(chēng)為推挽式(push-pull)電路或圖騰柱(totem-pole)輸出電路，這種結(jié)構(gòu)的輸出電路負(fù)載能力較強(qiáng)。中間級(jí)和輸出級(jí)共同實(shí)現(xiàn)“非”運(yùn)算功能。

由于此結(jié)構(gòu)畫(huà)出的電路圖有點(diǎn)兒象印第安人的圖騰柱，所以叫圖騰柱式輸出41VT1處于倒置放大狀態(tài)使得VT2和VT4飽和，VT3、VD3截止，所以：3.6V(1)輸入全部為高電平

3.6V2.1VIB1IE1IB2VC2=1V1.4V0.3V42VT1：倒置VT2和VT4：飽和3.6V(1)輸入全部為高電平總結(jié)

2.1V0.3V3.6VVT3：截止倒置飽和飽和截止1.4V43(2)輸入至少有一個(gè)為低電平（0.3V）

0.3VVT1的BE結(jié)正向?qū)ǎ琕T1的基極電位約為VB1=0.3+0.7=1V,電源提供足夠的IB1使VT1飽和，但1V的電位不足以讓VT2和VT4導(dǎo)通(至少需要2.1V)，所以VT2、VT4截，那么，電源經(jīng)R2驅(qū)動(dòng)VT3和VD4，使之處于導(dǎo)通狀態(tài)。1V1VIB1IB1飽和截止截止導(dǎo)通飽和截止導(dǎo)通44(2)輸入至少有一個(gè)為低電平（0.3V）

0.3VVT1飽和，使VT2

和VT4截止,此時(shí)，輸出為高電平：1V0.4V5V3.6V飽和截止截止放大VT3放大45工作原理小結(jié):1.輸入全為高電平(3.6V)

VF=0.3VVT1倒置VT2飽和VT3截止VT4飽和3.邏輯功能2.輸入有低電平(0.3V)

VF=3.6VVT1飽和VT2截止VT3放大VT4截止VF=0.3VVF=3.6V462.3TTL集成邏輯門(mén)2.3.1標(biāo)準(zhǔn)TTL與非門(mén)的電路結(jié)構(gòu)2.3.2TTL與非門(mén)的特性及參數(shù)2.3.3或非、與或非及異或門(mén)2.3.4集電極開(kāi)路門(mén)電路(OC門(mén))2.3.5三態(tài)門(mén)2.3.6TTL改進(jìn)系列門(mén)電路簡(jiǎn)介2.3.7TTL的選用及應(yīng)注意的問(wèn)題472.3.2TTL與非門(mén)的特性及參數(shù)1.電壓傳輸特性及相關(guān)參數(shù)2.靜態(tài)輸入特性3.輸入負(fù)載特性4.扇出系數(shù)5.平均傳輸延遲時(shí)間48ViVo&VVVCC輸出電壓VO隨輸入電壓Vi變化的關(guān)系曲線(xiàn)，即VO=f(Vi)。測(cè)試電路傳輸特性曲線(xiàn)V0(V)Vi(V)1233.6VBCDE0.6V1.4V0A1.電壓傳輸特性49(1)AB段(截止區(qū))：對(duì)應(yīng)VI＜0.6V，VT1飽和，VCES1≈0.1V，VB1=VI+VBE1＜0.6+0.7=1.3V，VB2=VI+VCES1＜0.7V，VT2和VT4截止，VT3和D4導(dǎo)通，輸出高電平為VO=VOH=3.6V。

1.電壓傳輸特性50(2)BC段(線(xiàn)性區(qū))：對(duì)應(yīng)VI≈0.6～1.3V，1.3V＜VB1＜2.0V，VT1仍飽和，0.7V≤VC1＜1.4V，VT2導(dǎo)通，但VT4仍截止。隨著輸入電壓VI的上升，輸出電壓VO將近似線(xiàn)性下降。1.電壓傳輸特性51(3)CD段(轉(zhuǎn)折區(qū))：對(duì)應(yīng)

1.3≤VI≤1.8V，VT4開(kāi)始導(dǎo)通。VT3和VD4趨向截止，當(dāng)VI再增加時(shí)，VT4趨向飽和，輸出電壓急劇下降。1.電壓傳輸特性52(4)DE段(飽和區(qū))：隨著VI增加，VT1進(jìn)入倒置工作狀態(tài)，VT3、VD4進(jìn)入截止，VT4進(jìn)入飽和，電路輸出低電平近似為:VO=VOL=0.3V。1.電壓傳輸特性53VOH輸出高電平：VOL輸出低電平：與非門(mén)輸入有低時(shí)，Vo＝VOH產(chǎn)品規(guī)范值:VOH≥3.4V高電平最小值:VOHmin＝2.4(標(biāo)準(zhǔn)TTL門(mén))與非門(mén)輸入全高時(shí)，Vo＝VOL產(chǎn)品規(guī)范值:VOL≤0.25V高電平最小值:VOLmax＝0.4(標(biāo)準(zhǔn)TTL門(mén))高電平表示一種狀態(tài)，低電平表示另一種狀態(tài)，

一種狀態(tài)對(duì)應(yīng)一定的電壓范圍，而不是一個(gè)固定值。說(shuō)明：主要參數(shù)0V5V2.4VVSLVSH0.4V54VOFF關(guān)門(mén)電平：VON開(kāi)門(mén)電平：VTH閾值電平：與非門(mén)在保證輸出為高電平時(shí)，允許的最大輸入低電平值。

VOFF＝0.8V與非門(mén)在保證輸出為低電平時(shí)，允許的最小輸入高電平值。VON＝1.8V此時(shí)輸入有低此時(shí)輸入全高主要參數(shù)(續(xù))門(mén)電路導(dǎo)通（輸出低電平）和截止（輸出高電平）的分界點(diǎn)55噪聲容限VOHminVONVOFFVOLmaxVNHVNL1100定義：低電平噪聲容限VNL＝VOFF－VOLmax＝1－0.4＝0.6V在保證輸出高、低電平性質(zhì)不變的條件下，輸入電平的允許波動(dòng)范圍稱(chēng)為噪聲容限。主要參數(shù)(續(xù))0.90.6高電平噪聲容限VNH＝

VOHmin－VON

＝2.7－1.8＝0.9V562.3.2TTL與非門(mén)的特性及參數(shù)1.電壓傳輸特性及相關(guān)參數(shù)2.靜態(tài)輸入特性3.輸入負(fù)載特性4.扇出系數(shù)5.平均傳輸延遲時(shí)間572.靜態(tài)輸入特性靜態(tài)輸入特性是指輸入電流與輸入電壓之間的關(guān)系Ii=f（Vi），如圖所示58主要參數(shù)(1)輸入漏電流IIH(即高電平輸入電流)。當(dāng)輸入端接高電平時(shí)，流入門(mén)電路內(nèi)部的反向漏電流即為輸入漏電流IIH。其電流值很小，約為10μA。

59主要參數(shù)(續(xù))(2)輸入短路電流IIS(低電平輸入電。即當(dāng)輸入端一端接地(即VI=0)時(shí)，流出輸入端的電流，典型值為-1mA。602.3.2TTL與非門(mén)的特性及參數(shù)1.電壓傳輸特性及相關(guān)參數(shù)2.靜態(tài)輸入特性3.輸入負(fù)載特性4.扇出系數(shù)5.平均傳輸延遲時(shí)間613.輸入負(fù)載特性即輸入端通過(guò)電阻R接地或接電源時(shí)的特性(1)輸入端與電源之間接電阻(2)輸入端與地之間接電阻62(1)輸入端與電源之間接電阻輸入端接“上拉電阻”，無(wú)論R為任何值，都等效接邏輯“1"。當(dāng)需要與非門(mén)的某個(gè)輸入端固定接邏輯“1”時(shí)，理論上接任何上拉阻值的電阻均可。實(shí)際上“懸空”相當(dāng)于邏輯1，但為了避免干擾，輸入端不許懸空，可直接接電源或通過(guò)一個(gè)10K左右的電阻接電源。63(2)輸入端與地之間接電阻輸入端接“下拉電阻”ROFF(關(guān)門(mén)電阻)：在保證與非門(mén)輸出為高時(shí)，允許輸入電阻R的最大值。一般?。篟I<300Ω64開(kāi)門(mén)電阻

RON關(guān)門(mén)電阻

ROFF在保證與非門(mén)輸出為低時(shí)，允許輸入電阻R的最小值。在保證與非門(mén)輸出為高時(shí)，允許輸入電阻R的最大值。RON＝2KΩROFF＝0.8KΩ當(dāng)RI≥RON時(shí)，相當(dāng)輸入高電平。當(dāng)RI≤ROFF時(shí)，相當(dāng)輸入低電平。652.3.2TTL與非門(mén)的特性及參數(shù)1.電壓傳輸特性及相關(guān)參數(shù)2.靜態(tài)輸入特性3.輸入負(fù)載特性4.扇出系數(shù)5.平均傳輸延遲時(shí)間664.邏輯門(mén)的扇出系數(shù)N0扇出系數(shù)NO是指一個(gè)門(mén)最多能驅(qū)動(dòng)同類(lèi)型門(mén)的個(gè)數(shù)。輸出高電平時(shí)，IOHMAX是能提供給后級(jí)門(mén)的最大拉

電流，其后級(jí)門(mén)的最大輸入電流IIHmax作為負(fù)載。

NOH=|IOHmax/IIHmax|IOHMAXIIHmax高電平674.邏輯門(mén)的扇出系數(shù)N0扇出系數(shù)NO是指一個(gè)門(mén)最多能驅(qū)動(dòng)同類(lèi)型門(mén)的個(gè)數(shù)。輸出低平時(shí)，IOLMAX是能提供給后級(jí)門(mén)的最大灌

電流，其后級(jí)門(mén)的最大輸入電流IILmax作為其負(fù)載。

NOL=|IOLmax/IILmax|IOLMAXIILmax低電平684.邏輯門(mén)的扇出系數(shù)N0扇出系數(shù)NO是指一個(gè)門(mén)最多能驅(qū)動(dòng)同類(lèi)型門(mén)的個(gè)數(shù)。NOH

和NOL都取整(直接舍去小數(shù))，扇出系數(shù)

N0取兩者中較小的一個(gè)。69例2.3.1根據(jù)數(shù)據(jù)手冊(cè)，與非門(mén)54LS00的

IOHmax=-0.4mA,IIHmax=20μA，

IOLmax=4mA,IILmax=-0.4mA,求扇出系數(shù)。解：NOH=|IOHmax/IIHmax|=400/20=20NOL=|IOLmax/IILmax|=4/0.4=10所以：NO=1070例2.3.2邏輯門(mén)的輸入端可以并聯(lián)使用，如圖:IOHmax=-0.4mA,IIHmax=20μA，

IOLmax=4mA,IILmax=-0.4mA,求：能驅(qū)動(dòng)多少個(gè)門(mén)電路？71例2.3.2解題解：(1)若某一個(gè)輸入端(例如A)為低電平，則VT1A深度飽和，VT1B、VT1C截止，基極電位被鉗制在1V左右，流過(guò)R1的電流全部流到VT1A的發(fā)射極；若3個(gè)輸入端都為低電平，基極點(diǎn)位仍為1V左右，流過(guò)R1的電流不變，所以，流到3個(gè)發(fā)射極的總電流不變。NOL=|IOLmax/IILmax|=4/0.4=10

72例2.3.2解題(續(xù))解：(2)若3個(gè)輸入端都為高電平，VT1倒置工作，每個(gè)等效晶體管的發(fā)射極都有各自的電流通路，所以：NOH=|IOHmax/(3×IIHmax)|=400/(3×20)≈6.67

所以：NO=6732.3.2TTL與非門(mén)的特性及參數(shù)1.電壓傳輸特性及相關(guān)參數(shù)2.靜態(tài)輸入特性3.輸入負(fù)載特性4.扇出系數(shù)5.平均傳輸延遲時(shí)間745.平均傳輸延遲時(shí)間平均傳輸延時(shí)是指輸出信號(hào)滯后于輸入信號(hào)的時(shí)間。這是由于晶體管的導(dǎo)通和截止過(guò)程都需要一定的時(shí)間，使得輸出信號(hào)的變化滯后于輸入信號(hào)。755.平均傳輸延遲時(shí)間導(dǎo)通延時(shí)tPHL是指輸出由高電平跳變?yōu)榈碗娖降膫鬏斞舆t時(shí)間。截止延時(shí)tPLH是指輸出由低電平跳變?yōu)楦唠娖降膫鬏斞舆t時(shí)間。TTL的tPd在3~40ns之間。762.3TTL集成邏輯門(mén)2.3.1標(biāo)準(zhǔn)TTL與非門(mén)的電路結(jié)構(gòu)2.3.2TTL與非門(mén)的特性及參數(shù)2.3.3或非、與或非及異或門(mén)2.3.4集電極開(kāi)路門(mén)電路(OC門(mén))2.3.5三態(tài)門(mén)2.3.6TTL改進(jìn)系列門(mén)電路簡(jiǎn)介2.3.7TTL的選用及應(yīng)注意的問(wèn)題771.或非門(mén)輸入級(jí)中間級(jí)輸出級(jí)78輸入級(jí)輸入級(jí)中間級(jí)輸出級(jí)若A為低電平，VTIA深度飽和，L點(diǎn)為低電平；若A為高電平，VTIA處于倒置放大狀態(tài)，L點(diǎn)為高電平，L點(diǎn)與輸入A之間的邏輯關(guān)系為L(zhǎng)=A。同理，M點(diǎn)與輸入B之間的邏輯關(guān)系為L(zhǎng)=BABLM79中間級(jí)中間級(jí)完成或邏輯(或者為或非邏輯)。以L(fǎng)點(diǎn)和M點(diǎn)作為中間級(jí)的輸入，當(dāng)L和M中某一個(gè)(或兩個(gè)同時(shí))為高電平，則該晶體管飽和，O點(diǎn)電位被拉高、N點(diǎn)降低。只有L和M都為低電平時(shí)，O點(diǎn)才為低電平，N點(diǎn)才為高電平。即：LMON80輸出級(jí)輸出級(jí)中間級(jí)輸入級(jí)VT3構(gòu)成電壓跟隨器，邏輯關(guān)系為VT4構(gòu)成反相器，邏輯關(guān)系為：即電路實(shí)現(xiàn)或非功能FMONL812.與或非門(mén)MLFN823.異或門(mén)832.3TTL集成邏輯門(mén)2.3.1標(biāo)準(zhǔn)TTL與非門(mén)的電路結(jié)構(gòu)2.3.2TTL與非門(mén)的特性及參數(shù)2.3.3或非、與或非及異或門(mén)2.3.4集電極開(kāi)路門(mén)電路(OC門(mén))2.3.5三態(tài)門(mén)2.3.6TTL改進(jìn)系列門(mén)電路簡(jiǎn)介2.3.7TTL的選用及應(yīng)注意的問(wèn)題842.3.4集電極開(kāi)路門(mén)電路(OC門(mén))前面討論的各類(lèi)門(mén)電路的輸出均為推挽式結(jié)構(gòu)，具有輸出阻抗低，負(fù)載能力強(qiáng)的優(yōu)點(diǎn)但使用時(shí)有一定的局限性：這種輸出結(jié)構(gòu)的門(mén)電路不能將兩個(gè)門(mén)的輸出端直接并接85截止截止放大飽和高低高低862.3.4集電極開(kāi)路門(mén)電路(OC門(mén))1.OC門(mén)及“線(xiàn)與”功能2.上拉電阻的選擇3.OC門(mén)的應(yīng)用87上拉電阻88當(dāng)F1和F2有一個(gè)或兩個(gè)都是低電平時(shí)，F(xiàn)為低電平，只有當(dāng)F1和F2同時(shí)為高電平時(shí)，F(xiàn)才為高電平。即F和F1、F2之間是與邏輯關(guān)系，F(xiàn)=F1·F2由于輸出直接進(jìn)行“線(xiàn)連接”故稱(chēng)

線(xiàn)與(WIRED-AND)89又因?yàn)樗詫蓚€(gè)OC與非門(mén)線(xiàn)與連接可以得到與或非的邏輯功能。902.3.4集電極開(kāi)路門(mén)電路(OC門(mén))1.OC門(mén)及“線(xiàn)與”功能2.上拉電阻的選擇3.OC門(mén)的應(yīng)用91(1)OC門(mén)輸出為高電平如圖所示電路，假設(shè)輸出都為高電平A1B1&AnBn&&&VCC'nm…………RLVOH(VIH)IOHIOHIIHIIHICCm為輸入端的個(gè)數(shù)92(2)假設(shè)有一個(gè)輸出是低電平IOLIILICCA1B1&AnBn&&&VCC'nm'…………m'為負(fù)載門(mén)的個(gè)數(shù)(m'≤m)93例2.3.4已知OC門(mén)輸出管截止時(shí)的漏電流為IOH=200μA，OC門(mén)輸出晶體管導(dǎo)通時(shí)允許的最大負(fù)載電流為IOmax=16mA;負(fù)載門(mén)的低電平輸入電流為IIL=1mA，高電平輸入電流為IIH=40μA，VCC'=5V，要求OC門(mén)的輸出高電平VOH≥3.0V，輸出低電平VOL≤0.4V。求：合適的電阻RL94例2.3.4解答已知：n=2,m=9,m'=5，

VOHmin=3,IOH=0.2,IIH=0.04

VOL=0.4,IOLmax=16.IIL=1則：輸出高電平時(shí)：輸出低電平時(shí)：選取RL=2.4KΩ952.3.4集電極開(kāi)路門(mén)電路(OC門(mén))1.OC門(mén)及“線(xiàn)與”功能2.上拉電阻的選擇3.OC門(mén)的應(yīng)用96(1)驅(qū)動(dòng)不同電壓的負(fù)載97(2)電平轉(zhuǎn)換TTL電平“1”→3.4V“0”→0.3V轉(zhuǎn)移電平“1”≈12V“0”≈0.3V&VCC2=12VF1FRLVCC1=5V982.3TTL集成邏輯門(mén)2.3.1標(biāo)準(zhǔn)TTL與非門(mén)的電路結(jié)構(gòu)2.3.2TTL與非門(mén)的特性及參數(shù)2.3.3或非、與或非及異或門(mén)2.3.4集電極開(kāi)路門(mén)電路(OC門(mén))2.3.5三態(tài)門(mén)2.3.6TTL改進(jìn)系列門(mén)電路簡(jiǎn)介2.3.7TTL的選用及應(yīng)注意的問(wèn)題992.3.5三態(tài)門(mén)1.三態(tài)門(mén)的工作原理2.三態(tài)緩沖門(mén)74126簡(jiǎn)介3.三態(tài)門(mén)的應(yīng)用1001.三態(tài)門(mén)的工作原理普通TTL門(mén)的輸出只有兩種狀態(tài)——邏輯0和邏輯1，這兩種狀態(tài)都是低阻輸出。三態(tài)(ThreeState)邏輯輸出門(mén)簡(jiǎn)稱(chēng)三態(tài)門(mén)或TS門(mén)，它除了輸出0、1兩個(gè)狀態(tài)外，還有第三

個(gè)狀態(tài)：輸出高阻態(tài)(Z態(tài))，這時(shí)輸出端相當(dāng)于懸空。三態(tài)門(mén)是在普通門(mén)電路的基礎(chǔ)上，增加控制端和控制電路而構(gòu)成的。101EN稱(chēng)為控制端、使能端102截止EN=1結(jié)論：EN＝1時(shí)，電路具備自身邏輯功能103結(jié)論：EN＝1時(shí)，電路輸出為高阻狀態(tài)。飽和截止截止導(dǎo)通截止截止104高電平起作用低電平起作用功能表功能表1052.3.5三態(tài)門(mén)1.三態(tài)門(mén)的工作原理2.三態(tài)緩沖門(mén)74125/126簡(jiǎn)介3.三態(tài)門(mén)的應(yīng)用1067412574126四總線(xiàn)緩沖器1071082.3.5三態(tài)門(mén)1.三態(tài)門(mén)的工作原理2.三態(tài)緩沖門(mén)74125/126簡(jiǎn)介3.三態(tài)門(mén)的應(yīng)用109分時(shí)控制各個(gè)門(mén)的CS端，就可以讓各個(gè)門(mén)的輸出信號(hào)分別進(jìn)入總線(xiàn)。

同一時(shí)刻，只允許一個(gè)門(mén)進(jìn)入總線(xiàn)。其他門(mén)必須保持為高阻狀態(tài)００1……總線(xiàn)&A3B3CS3&A2B2CS2&A1B1CS1&A4B4

注意和OC門(mén)線(xiàn)與的區(qū)別！！(1)數(shù)據(jù)線(xiàn)的分時(shí)復(fù)用110(2)數(shù)據(jù)線(xiàn)雙向傳送EN=1，門(mén)1導(dǎo)通

門(mén)2禁止

數(shù)據(jù):A總線(xiàn)EN=0，門(mén)2導(dǎo)通

門(mén)1禁止

數(shù)據(jù):總線(xiàn)A1112.3TTL集成邏輯門(mén)2.3.1標(biāo)準(zhǔn)TTL與非門(mén)的電路結(jié)構(gòu)2.3.2TTL與非門(mén)的特性及參數(shù)2.3.3或非、與或非及異或門(mén)2.3.4集電極開(kāi)路門(mén)電路(OC門(mén))2.3.5三態(tài)門(mén)2.3.6TTL改進(jìn)系列門(mén)電路簡(jiǎn)介2.3.7TTL的選用及應(yīng)注意的問(wèn)題112評(píng)價(jià)指標(biāo)理想門(mén)電路應(yīng)該工作速度快而且功耗小，但功耗和速度指標(biāo)是相互制約的。通常用功耗與傳輸延時(shí)tPd的乘積來(lái)綜合評(píng)價(jià)門(mén)電路性能的優(yōu)劣。若用P表示門(mén)電路的功耗(一般是mW級(jí))，用M表示功耗－延遲積(power-delayproduct)(簡(jiǎn)稱(chēng)pd積或稱(chēng)為品質(zhì)因數(shù))，則:

M=P·tPd

M值越小，電路質(zhì)量越高。113標(biāo)準(zhǔn)TTL前面分析的54/74標(biāo)準(zhǔn)系列TTL與非門(mén)的tPd約為10ns，空載功耗約為10mW。為了滿(mǎn)足提高工作速度和降低功耗的需要，繼54/74系列后又相繼研制生產(chǎn)了54H/74H、54S/74S和54LS/74LS等改進(jìn)系列。1141.高速系列(54H/74H)①輸出級(jí)采用了達(dá)林頓結(jié)構(gòu)，提高了帶拉電流負(fù)載的能力；②所有電阻值幾乎減小了一半，使開(kāi)關(guān)速度提高。因而傳輸延時(shí)比54/74系列幾乎縮短了一半，達(dá)到6ns左右。但電阻值的減小又使電路的靜態(tài)功耗變大，約為54/74系列門(mén)電路的兩倍。由此可見(jiàn)，CT54H/74H系列門(mén)電路工作速度的提高是用增加功耗的代價(jià)換取的，電路改進(jìn)后的pd積并未減少，電路的綜合性能未獲得改善。因此目前已較少使用。1152.肖特基系列（54/74S）肖特基TTL門(mén)(SchottkyTTL門(mén)，或簡(jiǎn)稱(chēng)STTL門(mén))。標(biāo)準(zhǔn)和高速TTL為飽和型的邏輯門(mén)，產(chǎn)生的傳輸延遲時(shí)間是限制門(mén)電路工作速度的主要因素。引入肖特基抗飽和三極管代替普通三極管，為的是減少飽和深度，提高工作速度。但仍使用較小的電阻，靜態(tài)功耗有所增加。綜合看pd積較54/74和54H/74H有所改善。但由于三極管脫離深飽和狀態(tài)，導(dǎo)致了輸出低電平略有升高，最大可達(dá)0.5V左右。1163.低功耗肖特基系列（54/74LS）一是電阻的阻值增大，降低功耗；二是將多發(fā)射極三極管用SBD代替，提高了開(kāi)關(guān)的工作速度。此外還接入了VD3、VD4兩個(gè)SBD?？s短了傳輸延遲時(shí)間。在四種系列的門(mén)電路中，54LS/74LS系列的Pd積最小，僅為54/74系列的1/5，54S/74S系列的1/3，因此得到廣泛應(yīng)用。1172.3TTL集成邏輯門(mén)2.3.1標(biāo)準(zhǔn)TTL與非門(mén)的電路結(jié)構(gòu)2.3.2TTL與非門(mén)的特性及參數(shù)2.3.3或非、與或非及異或門(mén)2.3.4集電極開(kāi)路門(mén)電路(OC門(mén))2.3.5三態(tài)門(mén)2.3.6TTL改進(jìn)系列門(mén)電路簡(jiǎn)介2.3.7TTL的選用及應(yīng)注意的問(wèn)題1182.3.7TTL的選用及應(yīng)注意的問(wèn)題1.不同系列的TTL邏輯門(mén)，雖然同一種門(mén)的邏輯功能一樣，封裝也一樣，但工作速度、帶負(fù)載能力等方面會(huì)有不同，在同一系列中還可能有更細(xì)的劃分，在設(shè)計(jì)時(shí)應(yīng)加以注意。參見(jiàn)教材55頁(yè)，表2.3.274系列與非門(mén)主要參數(shù)1192.使用時(shí)的注意事項(xiàng)(1)給門(mén)電路供電的電源電壓應(yīng)該在指定范圍內(nèi)工作，74系列門(mén)電路的Vcc=4.75-5.25V，54系列門(mén)電路的Vcc=4.5-5.5V。(2)應(yīng)根據(jù)應(yīng)用環(huán)境選用門(mén)電路。(3)OC門(mén)可以將輸出端直接并接使用，并實(shí)現(xiàn)線(xiàn)與功能；三態(tài)門(mén)的輸出端可直接連接，條件是在任意時(shí)刻只能有一個(gè)門(mén)工作，其他門(mén)必須處于高阻狀態(tài)。(4)門(mén)的輸出端均不允許直接接電源或接地。1202.幾點(diǎn)注意事項(xiàng)(續(xù))(5)不使用的輸入端一般不允許懸空，應(yīng)該根據(jù)邏輯功能接低電平或接高電平。接低電平一般是經(jīng)過(guò)一個(gè)小于300Ω電阻接地，或直接接地；接高電平可經(jīng)過(guò)一個(gè)小于10kΩ的電阻接電源或直接接電源。在前級(jí)驅(qū)動(dòng)能力允許情況下，不使用的輸入端也可和已使用端并聯(lián)使用。(6)TTL電路工作時(shí)存在尖峰電流形成的內(nèi)部噪聲，使用時(shí)應(yīng)注意電源應(yīng)提供足夠的功率，并在靠近門(mén)電路的電源和地之間加退藕電容。121第2章邏輯門(mén)電路2.1晶體管的開(kāi)關(guān)特性2.2晶體三極管反相器2.3TTL集成邏輯門(mén)2.4ECL邏輯門(mén)(自學(xué))2.5I2L邏輯門(mén)電路(自學(xué))2.6CMOS邏輯門(mén)2.7邏輯電平及邏輯電平轉(zhuǎn)換2.6CMOS邏輯門(mén)CMOS邏輯門(mén)電路的開(kāi)關(guān)元件是由NMOS管和PMOS管互補(bǔ)連接構(gòu)成的，故稱(chēng)為互補(bǔ)型MOS(ComplementaryMOS，簡(jiǎn)稱(chēng)CMOS)電路。這種電路具有功耗低、抗干擾能力強(qiáng)等優(yōu)點(diǎn)，是目前應(yīng)用最廣泛的集成電路之一，尤其在大規(guī)模集成電路方面已經(jīng)遠(yuǎn)遠(yuǎn)超過(guò)了TTL電路。123復(fù)習(xí)：MOS管前節(jié)介紹的晶體管是雙極型的，其內(nèi)部的兩種載流子(多子和少子)均參與導(dǎo)電，少子的飄移運(yùn)動(dòng)受溫度、光照等影響較大，所以其溫度特性較差。本節(jié)討論金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MetalOxideSemiconductorFieldEffectTransistor，簡(jiǎn)稱(chēng)MOS管)的開(kāi)關(guān)特性。MOS管是一種單極型半導(dǎo)體器件，其內(nèi)部只有多子參于導(dǎo)電。這種器件受外部因素影響較小，因此溫度穩(wěn)定性好，又因?yàn)镸OS管集成工藝簡(jiǎn)單，工作速度快，因而廣泛用于大規(guī)模和超大規(guī)模集成電路中。1241.MOS管的分類(lèi)MOS管有三個(gè)電極：源極S、漏極D和柵極G。由于漏極電流受柵-源電壓的控制，故它是電壓控制器件。MOS管按其溝道可分為P溝道和N溝道兩類(lèi)，按其工作特性每一類(lèi)又分為增強(qiáng)型和耗盡型兩種。因此MOS管的四種類(lèi)型為：

N溝道增強(qiáng)型、N溝道耗盡型、

P溝道增強(qiáng)型、P溝道耗盡型。125SDGVPPMOS管VGS＜VTP時(shí)導(dǎo)通(VTP=－2V)即:|VGS|

＞|VTH|時(shí)導(dǎo)通2.符號(hào)及導(dǎo)通條件--VNDSGNMOS管VGS＞VTN時(shí)導(dǎo)通(VTN=2V)126N溝道增強(qiáng)型MOS管輸出特性曲線(xiàn)127N溝道增強(qiáng)型MOS管輸出特性曲線(xiàn)(1)截止區(qū)

VGS＜VTHN。

特點(diǎn)：D-S極之間還沒(méi)有形成導(dǎo)電溝道，IDS=0，這時(shí)，D-S間的內(nèi)阻Roff可達(dá)109Ω以上,管子截止128N溝道增強(qiáng)型MOS管輸出特性曲線(xiàn)(2)非飽和區(qū)

(或稱(chēng)可變電阻區(qū))當(dāng)VGS一定時(shí)，IDS與VDS之比近似一個(gè)常數(shù)，類(lèi)似于線(xiàn)性電阻的性質(zhì)，VGS越大，曲線(xiàn)越陡，相應(yīng)的等效電阻越小。129N溝道增強(qiáng)型MOS管輸出特性曲線(xiàn)3)飽和區(qū)

(或稱(chēng)恒流區(qū))

IDS在達(dá)到某一數(shù)值時(shí)，幾乎不隨VDS的增加而變化，其大小基本上由VGS決定，進(jìn)入恒流區(qū)，管子飽和。1302.6CMOS邏輯門(mén)2.6.1NMOS門(mén)電路(簡(jiǎn)介)2.6.2CMOS非門(mén)2.6.3CMOS與非門(mén)2.6.4CMOS或非門(mén)2.6.5CMOS與或非門(mén)2.6.6CMOS漏極開(kāi)路與非門(mén)電路2.6.7CMOS傳輸門(mén)及模擬開(kāi)關(guān)2.6.8CMOS三態(tài)門(mén)2.6.9CMOS邏輯門(mén)特點(diǎn)及應(yīng)用1312.6.1NMOS門(mén)電路1.NMOS非門(mén)2.NMOS與非門(mén)3.NMOS或非門(mén)4.NMOS與或非門(mén)1321.NMOS非門(mén)VT2負(fù)載管，VT1驅(qū)動(dòng)管負(fù)載管的柵源電壓為零，始終工作在飽和區(qū)，故又稱(chēng)為飽和型負(fù)載，等效為一個(gè)非線(xiàn)性電阻。1331.NMOS非門(mén)A=0VT1截止截止1341.NMOS非門(mén)A=1VT1導(dǎo)通導(dǎo)通1352.6.1NMOS門(mén)電路1.NMOS非門(mén)2.NMOS與非門(mén)3.NMOS或非門(mén)4.NMOS與或非門(mén)136VT3負(fù)載管，VT1和VT2驅(qū)動(dòng)管當(dāng)A=B=1時(shí)，VT2和VT1均導(dǎo)通，F(xiàn)=0；當(dāng)A、B中有0或均為0時(shí)，對(duì)應(yīng)的VT2和VT1截止，或均截止，F(xiàn)=11372.6.1NMOS門(mén)電路1.NMOS非門(mén)2.NMOS與非門(mén)3.NMOS或非門(mén)4.NMOS與或非門(mén)138VT3為負(fù)載管，VT1和VT2為驅(qū)動(dòng)管A=B=0時(shí)，VT1和VT2截止，F(xiàn)=1當(dāng)A、B中有1時(shí)，對(duì)應(yīng)VT1或VT2導(dǎo)通

F=01392.6.1NMOS門(mén)電路1.NMOS非門(mén)2.NMOS與非門(mén)3.NMOS或非門(mén)4.NMOS與或非門(mén)1401412.6CMOS邏輯門(mén)2.6.1NMOS門(mén)電路(簡(jiǎn)介)2.6.2CMOS非門(mén)2.6.3CMOS與非門(mén)2.6.4CMOS或非門(mén)2.6.5CMOS與或非門(mén)2.6.6CMOS漏極開(kāi)路與非門(mén)電路2.6.7CMOS傳輸門(mén)及模擬開(kāi)關(guān)2.6.8CMOS三態(tài)門(mén)2.6.9CMOS邏輯門(mén)特點(diǎn)及應(yīng)用1422.6.2CMOS非門(mén)1.CMOS非門(mén)工作原理2.CMOS非門(mén)電壓與電流傳輸特性3.集成CMOS非門(mén)143NMOS管(驅(qū)動(dòng)管)PMOS管(負(fù)載管)VDDAFSPDNGPVPVNDPSNGN漏極相連做輸出端PMOS管的襯底總是接到電路的最高電位NMOS管的襯底總是接到電路的最低電位柵極相連做輸入端144A=0截止導(dǎo)通V０=5V即F＝1VDDAFVPVN設(shè)VDD＝5V，A＝1時(shí)，VA＝5VA＝0時(shí)，VA＝0VVGSP=-5VVGSN=0V145A=1導(dǎo)通截止V０=0V即F＝0VDDAFVPVN設(shè)VDD＝5V，A＝1時(shí)，VA＝5VA＝0時(shí)，VA＝0VVGSP=0VVGSN=5VAVPVNF0導(dǎo)通截止11截止導(dǎo)通0

結(jié)論：1462.6.2CMOS非門(mén)1.CMOS非門(mén)工作原理2.CMOS非門(mén)電壓與電流傳輸特性3.集成CMOS非門(mén)147Ⅰ區(qū)：

0≤VI＜VTN，

VP飽和

VN截止

VO≈VDD；

ID≈0。工作區(qū)ⅠⅡⅢⅣⅤPMOSNMOS飽和截止148Ⅱ區(qū)：

VTN≤VI＜0.5VDD

VP飽和VN非飽和

VO開(kāi)始下降

ID略有增加工作區(qū)ⅠⅡⅢⅣⅤPMOS飽和NMOS截止飽和非飽和149Ⅲ區(qū)(轉(zhuǎn)折區(qū))：

VI在0.5VDD附近

VP飽和

VN飽和

VI略增大→VO急劇下降

ID很大工作區(qū)ⅠⅡⅢⅣⅤPMOS飽和飽和NMOS截止非飽和飽和飽和150Ⅳ區(qū)：

0.5VDD＜VI

≤VDD－|VTHP|

VP非飽和

VN飽和

VO下降

ID下降工作區(qū)ⅠⅡⅢⅣⅤPMOS飽和飽和飽和NMOS截止非飽和飽和飽和非飽和151Ⅴ區(qū)：

VI>VDD－|VTHP|

VP截止

VN飽和VO≈0

ID≈0工作區(qū)ⅠⅡⅢⅣⅤPMOS飽和飽和飽和非飽和NMOS截止非飽和飽和飽和截止飽和152討論只有在Ⅲ區(qū)的VI=1/2VDD附近，CMOS才會(huì)產(chǎn)生一個(gè)較大的電流，在使用時(shí)不應(yīng)使之長(zhǎng)期工作在Ⅲ區(qū)，以免器件因功耗過(guò)大而損壞。其余情況，輸出達(dá)到穩(wěn)定的高或低電平，電流幾乎為零，靜態(tài)功耗極小，輸出特性接近理想特性，這是CMOS門(mén)在數(shù)字電路系統(tǒng)中得到廣泛應(yīng)用的重要原因。1532.6.2CMOS非門(mén)1.CMOS非門(mén)工作原理2.CMOS非門(mén)電壓與電流傳輸特性3.集成CMOS非門(mén)1544000系列4069芯片為6非門(mén)。CMOS電路采用輸入端保護(hù)電路，雙極型保護(hù)二極管，它們的正向?qū)▔航禐?.5-0.7V，反向擊穿電壓約為30V。Rs的組值為1.5~2.5K間，正常工作時(shí)，輸入電壓最大為VDD最小為0V，故VD1和VD2不會(huì)導(dǎo)通。1552.6CMOS邏輯門(mén)2.6.1NMOS門(mén)電路(簡(jiǎn)介)2.6.2CMOS非門(mén)2.6.3CMOS與非門(mén)2.6.4CMOS或非門(mén)2.6.5CMOS與或非門(mén)2.6.6CMOS漏極開(kāi)路與非門(mén)電路2.6.7CMOS傳輸門(mén)及模擬開(kāi)關(guān)2.6.8CMOS三態(tài)門(mén)2.6.9CMOS邏輯門(mén)特點(diǎn)及應(yīng)用156CMOS與非門(mén)VDDVP2VP1VN2VN1ABF負(fù)載管并聯(lián)驅(qū)動(dòng)管串聯(lián)157輸入信號(hào)A=B=1時(shí)，N管導(dǎo)通，P管截止，輸出低電平，F(xiàn)=0；導(dǎo)通導(dǎo)通截止截止158輸入信號(hào)A=B=1時(shí)，N管導(dǎo)通，P管截止，輸出低電平，F(xiàn)=0；若A、B中有一個(gè)為0，與之相連的N管截止、P管導(dǎo)通，輸出高電平，F(xiàn)=1。截止導(dǎo)通導(dǎo)通截止159輸入信號(hào)A=B=1時(shí)，N管導(dǎo)通，P管截止，輸出低電平，F(xiàn)=0；若A、B中有一個(gè)為0，與之相連的N管截止、P管導(dǎo)通，輸出高電平，F(xiàn)=1。若A=B=0,則N止P通，F(xiàn)=1。實(shí)現(xiàn)與非邏輯截止導(dǎo)通導(dǎo)通截止1602.6CMOS邏輯門(mén)2.6.1NMOS門(mén)電路(簡(jiǎn)介)2.6.2CMOS非門(mén)2.6.3CMOS與非門(mén)2.6.4CMOS或非門(mén)2.6.5CMOS與或非門(mén)2.6.6CMOS漏極開(kāi)路與非門(mén)電路2.6.7CMOS傳輸門(mén)及模擬開(kāi)關(guān)2.6.8CMOS三態(tài)門(mén)2.6.9CMOS邏輯門(mén)特點(diǎn)及應(yīng)用161CMOS或非門(mén)VDDVP2VP1VN2VN1ABF負(fù)載管串聯(lián)驅(qū)動(dòng)管并聯(lián)162輸入信號(hào)A=B=0，

N管截止，P管導(dǎo)通，輸出高電平，F(xiàn)=1；

截止導(dǎo)通導(dǎo)通截止163輸入信號(hào)A=B=0，

N管截止，P管導(dǎo)通，輸出高電平，F(xiàn)=1；若A、B中有一個(gè)為1，與之相連的N管導(dǎo)通、P管截止，輸出低電平，F(xiàn)=0。截止導(dǎo)通導(dǎo)通截止164輸入信號(hào)A=B=0，

N管截止，P管導(dǎo)通，輸出高電平，F(xiàn)=1；若A、B中有一個(gè)為1，與之相連的N管導(dǎo)通、P管截止，輸出低電平，F(xiàn)=0。若A=B=1,則N通P止，F(xiàn)=0實(shí)現(xiàn)或非邏輯

截止導(dǎo)通導(dǎo)通截止1652.6CMOS邏輯門(mén)2.6.1NMOS門(mén)電路(簡(jiǎn)介)2.6.2CMOS非門(mén)2.6.3CMOS與非門(mén)2.6.4CMOS或非門(mén)2.6.5CMOS與或非門(mén)2.6.6CMOS漏極開(kāi)路與非門(mén)電路2.6.7CMOS傳輸門(mén)及模擬開(kāi)關(guān)2.6.8CMOS三態(tài)門(mén)2.6.9CMOS邏輯門(mén)特點(diǎn)及應(yīng)用166167與或非門(mén)芯片4085B內(nèi)部結(jié)構(gòu)1682.6CMOS邏輯門(mén)2.6.1NMOS門(mén)電路(簡(jiǎn)介)2.6.2CMOS非門(mén)2.6.3CMOS與非門(mén)2.6.4CMOS或非門(mén)2.6.5CMOS與或非門(mén)2.6.6CMOS漏極開(kāi)路與非門(mén)電路2.6.7CMOS傳輸門(mén)及模擬開(kāi)關(guān)2.6.8CMOS三態(tài)門(mén)2.6.9CMOS邏輯門(mén)特點(diǎn)及應(yīng)用16940107芯片—OD與非門(mén)輸出是漏極開(kāi)路的N溝MOS管，用于驅(qū)動(dòng)或電平轉(zhuǎn)換，驅(qū)動(dòng)電流可達(dá)50mA也可實(shí)現(xiàn)“線(xiàn)與”邏輯功能(OpenDrain，漏極開(kāi)路門(mén))1702.6CMOS邏輯門(mén)2.6.1NMOS門(mén)電路(簡(jiǎn)介)2.6.2CMOS非門(mén)2.6.3CMOS與非門(mén)2.6.4CMOS或非門(mén)2.6.5CMOS與或非門(mén)2.6.6CMOS漏極開(kāi)路與非門(mén)電路2.6.7CMOS傳輸門(mén)及模擬開(kāi)關(guān)2.6.8CMOS三態(tài)門(mén)2.6.9CMOS邏輯門(mén)特點(diǎn)及應(yīng)用1712.6.7CMOS傳輸門(mén)及模擬開(kāi)關(guān)1.CMOS傳輸門(mén)2.CMOS模擬開(kāi)關(guān)172傳輸門(mén)由P溝和N溝MOS管互補(bǔ)并聯(lián)組成。N管的漏、源和P管的源、漏兩兩相連，作為傳輸門(mén)的輸入或輸出端，兩個(gè)柵極受一對(duì)互補(bǔ)的控制信號(hào)C和C控制：當(dāng)C=VDD

時(shí)，兩管都導(dǎo)通，總導(dǎo)通電阻等于兩管導(dǎo)通電阻的并聯(lián)值，阻值很小，等效于開(kāi)關(guān)閉合；兩管都導(dǎo)通，總導(dǎo)通電阻等于兩管導(dǎo)通電阻的并聯(lián)值，阻值很小，等效于開(kāi)關(guān)閉合；173傳輸門(mén)由P溝和N溝MOS管互補(bǔ)并聯(lián)組成。N管的漏、源和P管的源、漏兩兩相連，作為傳輸門(mén)的輸入或輸出端，兩個(gè)柵極受一對(duì)互補(bǔ)的控制信號(hào)C和C控制：當(dāng)C=VDD

時(shí)，兩管都導(dǎo)通，總導(dǎo)通電阻等于兩管導(dǎo)通電阻的并聯(lián)值，阻值很小，等效于開(kāi)關(guān)閉合；時(shí)，兩管均截止，等效于開(kāi)關(guān)斷開(kāi)。174CMOS傳輸門(mén)邏輯符號(hào)1752.6.7CMOS傳輸門(mén)及模擬開(kāi)關(guān)1.CMOS傳輸門(mén)2.CMOS模擬開(kāi)關(guān)176CMOS模擬開(kāi)關(guān)TGCvI/vOvO/vICvI/vOvO/vISW⑴由CMOS反相器和CMOS傳輸門(mén)組成⑵MOS管結(jié)構(gòu)對(duì)稱(chēng)，漏極和源極可以互換,CMOS具有雙向傳輸特性。⑶功能：C＝1時(shí)，傳輸門(mén)導(dǎo)通，內(nèi)阻R＝1KΩ。C＝0時(shí)，傳輸門(mén)截止，內(nèi)阻R＝109Ω。1⑷運(yùn)用：雙向傳輸信號(hào)。1772.6CMOS邏輯門(mén)2.6.1NMOS門(mén)電路(簡(jiǎn)介)2.6.2CMOS非門(mén)2.6.3CMOS與非門(mén)2.6.4CMOS或非門(mén)2.6.5CMOS與或非門(mén)2.6.6CMOS漏極開(kāi)路與非門(mén)電路2.6.7CMOS傳輸門(mén)及模擬開(kāi)關(guān)2.6.8CMOS三態(tài)門(mén)2.6.9CMOS邏輯門(mén)特點(diǎn)及應(yīng)用1782.6.8CMOS三態(tài)門(mén)CMOS三態(tài)門(mén)可以有多種電路結(jié)構(gòu)實(shí)現(xiàn)三態(tài)輸出，本節(jié)簡(jiǎn)單介紹4種控制方式:1.非門(mén)控制2.或非門(mén)控制(自學(xué))3.與非門(mén)控制(自學(xué))