第2章 基本邏輯運(yùn)算及集成邏輯門(mén)

第二章基本邏輯運(yùn)算及集成邏輯門(mén)2.1基本邏輯運(yùn)算

2.2常用復(fù)合邏輯

2.3正負(fù)邏輯2.4集成邏輯門(mén)2.1基本邏輯運(yùn)算

具有“真”與“假”兩種可能，并且可以判定其“真”、“假”的陳述語(yǔ)句叫邏輯變量。一般用英文大寫(xiě)字母A，B，C，…表示。例如，“開(kāi)關(guān)A閉合著”，“電燈F亮著”，“開(kāi)關(guān)D開(kāi)路著”等均為邏輯變量，可分別將其記作A，F(xiàn)，D；“開(kāi)關(guān)B不太靈活”，“電燈L價(jià)格很貴”等均不是邏輯變量。

邏輯變量只有“真”、“假”兩種可能，在邏輯數(shù)學(xué)中，把“真”、“假”稱(chēng)為邏輯變量的取值，簡(jiǎn)稱(chēng)邏輯值，也叫邏輯常量。通常用“1”表示“真”，用“0”表示“假”，或者相反。本教材中，若不作特別說(shuō)明，“1”就代表“真”，“0”就代表“假”。雖然“1”和“0”叫邏輯值或邏輯常量，但是它們沒(méi)有“大小”的含義，也無(wú)數(shù)量的概念。它們只是代表邏輯“真”、“假”的兩個(gè)形式符號(hào)。

一個(gè)結(jié)論成立與否，取決于與其相關(guān)的前提條件是否成立。結(jié)論與前提條件之間的因果關(guān)系叫邏輯函數(shù)。通常記作：F=f(A,B,C,…)

邏輯函數(shù)F也是一個(gè)邏輯變量，叫做因變量或輸出變量。因此它們也只有“1”和“0”兩種取值，相對(duì)地把A，B，C，…叫做自變量或輸入變量?；具壿嫼瘮?shù)

與邏輯或邏輯非邏輯與運(yùn)算(邏輯乘)

或運(yùn)算(邏輯加)

非運(yùn)算(邏輯非)

2.1.1與邏輯(與運(yùn)算、邏輯乘)

決定某一結(jié)論的所有條件同時(shí)成立，結(jié)論才成立，這種因果關(guān)系叫與邏輯，也叫與運(yùn)算或叫邏輯乘。以圖2-1所示開(kāi)關(guān)控制燈亮為例，定義：開(kāi)關(guān)A、B閉合位“真”，開(kāi)關(guān)A、B斷開(kāi)為“假”，燈F亮為“真”，滅為“假”。其對(duì)應(yīng)關(guān)系如表2-1(a)所示。用“1”代表邏輯“真”，用“0”代表邏輯“假”，則表2-1(a)可改為表2-1(b)的形式。這種表格叫真值表。所謂真值表，就是將輸入變量的所有可能的取值組合對(duì)應(yīng)的輸出變量的值一一列出來(lái)的表格。它是描述邏輯功能的一種重要形式。表2–1與邏輯的真值表(a)(b)ABFABF假假假真真假真真假假假真000110110001圖2–1與門(mén)邏輯電路實(shí)例圖

由表2-1可知，上述三個(gè)語(yǔ)句之間的因果關(guān)系屬于與邏輯。其邏輯表達(dá)式(也叫邏輯函數(shù)式)為：F=A·B讀作“F等于A乘B”。在不致于混淆的情況下，可以把符號(hào)“·”省掉。在有些文獻(xiàn)中，也采用∩、∧、&等符號(hào)來(lái)表示邏輯乘。由表2-1的真值表可知，邏輯乘的基本運(yùn)算規(guī)則為：0·0=00·1=01·0=01·1=10·A=01·A=A

A·A=A

實(shí)現(xiàn)“與運(yùn)算”的電路叫與門(mén)，其邏輯符號(hào)如圖2-2所示，其中圖(a)是我國(guó)常用的傳統(tǒng)符號(hào)，圖(b)為國(guó)外流行符號(hào)，圖(c)為國(guó)家標(biāo)準(zhǔn)符號(hào)。圖2–2與門(mén)的邏輯符號(hào)

2.1.2或邏輯(或運(yùn)算、邏輯加)

決定某一結(jié)論的所有條件中，只要有一個(gè)成立，則結(jié)論就成立，這種因果關(guān)系叫或邏輯。以圖2-3所示開(kāi)關(guān)控制燈亮為例，定義：開(kāi)關(guān)A、B閉合位“真”，開(kāi)關(guān)A、B斷開(kāi)為“假”，燈F亮為“真”，滅為“假”。其真值表如表2-2所示。圖2–3或門(mén)邏輯電路實(shí)例圖表2–2或邏輯的真值表

(a)(b)ABFABF假假假真真假真真假真真真000110110111

由表2-2可知，上述三個(gè)語(yǔ)句之間的因果關(guān)系屬于或邏輯。其邏輯表達(dá)式為：

F=A+B讀作“F等于A加B”。有些文獻(xiàn)也采用∪、∨等符號(hào)來(lái)表示邏輯加。由表2-2的真值表可知，邏輯加的運(yùn)算規(guī)則為：

0+0=00+1=11+0=11+1=1 0+A=A1+A=1A+A=A

實(shí)現(xiàn)“或運(yùn)算”的電路叫或門(mén)，其邏輯符號(hào)如圖2-3所示。圖2–4或門(mén)的邏輯符號(hào)

2.1.3非邏輯(非運(yùn)算、邏輯反)

若前提條件為“真”，則結(jié)論為“假”；若前提條件為“假”，則結(jié)論為“真”。即結(jié)論是對(duì)前提條件的否定，這種因果關(guān)系叫非邏輯。例如，對(duì)圖2-5所示電路的功能作如下描述：“若開(kāi)關(guān)A斷開(kāi)，則電燈F就亮”。把以上兩個(gè)陳述句分別記作A、F，則其真值表如表2-3所示。圖2–5非門(mén)邏輯電路實(shí)例圖

(a)(b)AFAF假真真假0110表2–3非邏輯的真值表

由表2-3的真值表可知，上述兩個(gè)語(yǔ)句之間的因果關(guān)系屬于非邏輯，也叫非運(yùn)算或者叫邏輯反。其邏輯表達(dá)式為：讀作“F等于A非”。通常稱(chēng)A為原變量，為反變量，二者共同稱(chēng)為互補(bǔ)變量。完成“非運(yùn)算”的電路叫非門(mén)或者叫反相器，其邏輯符號(hào)如圖2-6所示。非運(yùn)算的運(yùn)算規(guī)則是：圖2–6非門(mén)的邏輯符號(hào)(a)常用符號(hào)；(b)國(guó)外流行符號(hào)；(c)國(guó)標(biāo)符號(hào)2.2常用復(fù)合邏輯

2.2.1“與非”邏輯“與非”邏輯是“與”邏輯和“非”邏輯的組合。先“與”再“非”。其表達(dá)式為圖2–7與非門(mén)的邏輯符號(hào)(a)常用符號(hào)；(b)國(guó)外流行符號(hào)；(c)國(guó)標(biāo)符號(hào)實(shí)現(xiàn)“與非”邏輯運(yùn)算的電路叫“與非門(mén)”。其邏輯符號(hào)如圖2-7所示。

2.2.2“或非”邏輯“或非”邏輯是“或”邏輯和“非”邏輯的組合。先“或”后“非”。其表達(dá)式為：實(shí)現(xiàn)“或非”邏輯運(yùn)算的電路叫“或非門(mén)”。其邏輯符號(hào)如圖2-8所示。圖2–8或非門(mén)的邏輯符號(hào)(a)常用符號(hào)；(b)國(guó)外流行符號(hào)；(c)國(guó)標(biāo)符號(hào)

2.2.3“與或非”邏輯“與或非”邏輯是“與”、“或”、“非”三種基本邏輯的組合。先“與”再“或”最后“非”。其表達(dá)式為：

實(shí)現(xiàn)“與或非”邏輯運(yùn)算的電路叫“與或非門(mén)”。其邏輯符號(hào)如圖2-9所示。圖2–9與或非門(mén)的邏輯符號(hào)(a)常用符號(hào)；(b)國(guó)外流行符號(hào)；(c)國(guó)標(biāo)符號(hào)

2.2.4“異或”邏輯及“同或”邏輯

1.兩變量的“異或”及“同或”邏輯

若兩個(gè)輸入變量A、B的取值相異，則輸出變量F為1；若A、B的取值相同，則F為0。這種邏輯關(guān)系叫“異或”邏輯，其邏輯表達(dá)式為：讀作“F等于A異或B”。實(shí)現(xiàn)“異或”運(yùn)算的電路叫“異或門(mén)”。其邏輯符號(hào)如圖2-10所示。圖2–10異或門(mén)的邏輯符號(hào)(a)常用符號(hào)；(b)國(guó)外流行符號(hào)；(c)國(guó)標(biāo)符號(hào)

若兩個(gè)輸入變量A、B的取值相同，則輸出變量F為1；若A、B取值相異，則F為0。這種邏輯關(guān)系叫“同或”邏輯。其邏輯表達(dá)式為：⊙實(shí)現(xiàn)“同或”運(yùn)算的電路叫“同或門(mén)”。其邏輯符號(hào)如圖2-11所示。圖2–11同或門(mén)的邏輯符號(hào)(a)常用符號(hào)；(b)國(guó)外流行符號(hào)；(c)國(guó)標(biāo)符號(hào)兩變量的“異或”及“同或”邏輯的真值表如表2-4所示。表2-4“異或”及“同或”邏輯真值表AB0001101101101001⊙

反函數(shù)的定義：對(duì)于輸入變量的所有取值組合，函數(shù)F1和F2的取值總是相反，則稱(chēng)F1和F2互為反函數(shù)。記作：由表2-4可知，兩變量的“異或邏輯”和“同或邏輯”互為反函數(shù)。即由對(duì)偶規(guī)則(見(jiàn)第三章)可知，AB和A⊙B互為對(duì)偶式。⊙⊙

2.多變量的“異或”及“同或”邏輯

多變量的“異或”或“同或”運(yùn)算，要利用兩變量的“異或門(mén)”或“同或門(mén)”來(lái)實(shí)現(xiàn)。實(shí)現(xiàn)電路分別如圖2-12和圖2-13所示。圖2–12多變量的“異或”電路圖2–13多變量的“同或”電路

(1)n個(gè)變量的“異或”邏輯的輸出值和輸入變量取值的對(duì)應(yīng)關(guān)系是：輸入變量的取值組合中，有奇數(shù)個(gè)1時(shí)，“異或”邏輯的輸出值為1；反之，輸出值為0。利用此特性，可作為奇偶校驗(yàn)碼校驗(yàn)位的產(chǎn)生電路?！爱惢颉边壿嬰娐?，可以用作奇校驗(yàn)碼的接收端的錯(cuò)碼檢測(cè)電路。當(dāng)它輸出“0”時(shí)，表示輸入代碼有錯(cuò)碼；當(dāng)它輸出“1”時(shí)，表示輸入代碼基本無(wú)錯(cuò)碼。(有可能有偶數(shù)位錯(cuò)碼，但發(fā)生的概率很小。)也可用于偶校驗(yàn)碼的錯(cuò)碼檢測(cè)，只是其輸出值“1”和“0”的含義與檢測(cè)奇校驗(yàn)碼時(shí)相反。

(2)偶數(shù)個(gè)變量的“同或”，等于這偶數(shù)個(gè)變量的“異或”之非。如：A⊙B=A⊙B⊙C⊙D=

奇數(shù)個(gè)變量的“同或”，等于這奇數(shù)個(gè)變量的“異或”。如：A⊙B⊙C=2.3正負(fù)邏輯

2.3.1正負(fù)邏輯在數(shù)字系統(tǒng)中，邏輯值是用邏輯電平表示的。若用邏輯高電平UOH表示邏輯“真”，用邏輯低電平UOL表示邏輯“假”，則稱(chēng)為正邏輯；反之，則稱(chēng)為負(fù)邏輯。本教材采用正邏輯。

當(dāng)規(guī)定“真”記作“1”，“假”記作“0”時(shí)，正邏輯可描述為：若UOH代表“1”，UOL代表“0”，則為正邏輯；反之，則為負(fù)邏輯。

UOH和UOL統(tǒng)稱(chēng)為邏輯電平，其值因邏輯器件內(nèi)部結(jié)構(gòu)不同而異。

2.3.2邏輯運(yùn)算的優(yōu)先級(jí)別

邏輯運(yùn)算的優(yōu)先級(jí)別決定了邏輯運(yùn)算的先后順序。在求解邏輯函數(shù)時(shí)，應(yīng)首先進(jìn)行級(jí)別高的邏輯運(yùn)算。各種邏輯運(yùn)算的優(yōu)先級(jí)別，由高到低的排序如下：長(zhǎng)非號(hào)是指非號(hào)下有多個(gè)變量的非號(hào)。

分立元件門(mén)電路補(bǔ)充一點(diǎn)主要要求：

理解三極管的開(kāi)關(guān)特性。

了解與門(mén)、或門(mén)、非門(mén)、與非門(mén)電路及其工作原理。

分立元件門(mén)電路三極管為什么能用作開(kāi)關(guān)？

怎樣控制它的開(kāi)和關(guān)？當(dāng)輸入uI為低電平，使

uBE<Uth時(shí)，三極管截止。

iB0，iC0，C、E間相當(dāng)于開(kāi)關(guān)斷開(kāi)。

三極管關(guān)斷的條件和等效電路IC(sat)QAuCEUCE(sat)OiCMNIB(sat)TS負(fù)載線(xiàn)臨界飽和線(xiàn)

飽和區(qū)放大區(qū)一、三極管的開(kāi)關(guān)特性

截止區(qū)uBE<UthBEC三極管截止?fàn)顟B(tài)等效電路uI=UILuBE+-Uth為門(mén)限電壓(一)靜態(tài)開(kāi)關(guān)特性IC(sat)QAuCEUCE(sat)OiCMNIB(sat)TS臨界飽和線(xiàn)

飽和區(qū)放大區(qū)

uI增大使

iB增大，從而工作點(diǎn)上移，iC增大，uCE減小。截止區(qū)uBE<UthBEC三極管截止?fàn)顟B(tài)等效電路

S為放大和飽和的交界點(diǎn)，這時(shí)的iB稱(chēng)臨界飽和基極電流，用IB(sat)表示；相應(yīng)地，IC(sat)為臨界飽和集電極電流；UBE(sat)為飽和基極電壓；

UCE(sat)為飽和集電極電壓。對(duì)硅管，UBE(sat)0.7V，UCE(sat)0.3V。在臨界飽和點(diǎn)三極管仍然具有放大作用。

uI增大使uBE>Uth時(shí)，三極管開(kāi)始導(dǎo)通，iB>0，三極管工作于放大導(dǎo)通狀態(tài)。一、三極管的開(kāi)關(guān)特性

(一)靜態(tài)開(kāi)關(guān)特性IC(sat)QAuCEUCE(sat)OiCMNIB(sat)TS臨界飽和線(xiàn)

飽和區(qū)放大區(qū)截止區(qū)uBE<UthBEC三極管截止?fàn)顟B(tài)等效電路uI=UIH三極管開(kāi)通的條件和等效電路當(dāng)輸入

uI為高電平，使iB≥

IB(sat)時(shí)，三極管飽和。

uBE+-uBE

UCE(sat)0.3V0，C、E間相當(dāng)于開(kāi)關(guān)合上。

iB≥

IB(sat)BEUBE(sat)CUCE(sat)三極管飽和狀態(tài)等效電路一、三極管的開(kāi)關(guān)特性

(一)靜態(tài)開(kāi)關(guān)特性

iB愈大于IB(Sat)，

則飽和愈深。由于UCE(Sat)

0，因此飽和后iC基本上為恒值，

iC

IC(Sat)=開(kāi)關(guān)工作的條件

截止條件

飽和條件uBE＜

UthiB＞

IB(Sat)

可靠截止條件為uBE≤0

[例]下圖電路中=50,UBE(on)=0.7V,UIH=3.6V,UIL=0.3V,為使三極管開(kāi)關(guān)工作,試選擇

RB值。解：(1)根據(jù)開(kāi)關(guān)工作條件確定

RB取值uI=UIL=0.3V時(shí),三極管滿(mǎn)足截止條件uI=UIH=3.6V時(shí),為使三極管飽和,應(yīng)滿(mǎn)足

iB>IB(sat)因?yàn)閕B=IHB-0.7VUR所以求得RB<29k，可取標(biāo)稱(chēng)值27k。（一）二極管與門(mén)電路二、二極管門(mén)電路二極管與門(mén)電路

邏輯符號(hào)

與門(mén)真值表

001YBA輸出輸入111010000邏輯表達(dá)式Y(jié)=ABUIH=3VUIL=0V

（二）二極管或門(mén)電路二極管或門(mén)電路

邏輯符號(hào)

邏輯表達(dá)式Y(jié)=A+B或門(mén)真值表

101YBA輸出輸入111110000三、三極管非門(mén)電路非門(mén)真值表

YA輸出輸入0110非門(mén)電路

邏輯符號(hào)

邏輯表達(dá)式Y(jié)=A2.4集成邏輯門(mén)把若干個(gè)有源器件和無(wú)源器件及其連線(xiàn)，按照一定的功能要求，制做在同一塊半導(dǎo)體基片上，這樣的產(chǎn)品叫集成電路。若它完成的功能是邏輯功能或數(shù)字功能，則稱(chēng)為邏輯集成電路或數(shù)字集成電路。最簡(jiǎn)單的數(shù)字集成電路是集成邏輯門(mén)。集成邏輯門(mén)，按照其組成的有源器件的不同可分為兩大類(lèi)：一類(lèi)是雙極性晶體管邏輯門(mén)；另一類(lèi)是單極性絕緣柵場(chǎng)效應(yīng)管邏輯門(mén)，簡(jiǎn)稱(chēng)MOS門(mén)。

雙極性晶體管邏輯門(mén)主要有TTL門(mén)(晶體管-晶體管邏輯門(mén))、ECL門(mén)(射極耦合邏輯門(mén))和I2L門(mén)(集成注入邏輯門(mén))等。

單極性MOS門(mén)主要有PMOS門(mén)(P溝道增強(qiáng)型MOS管構(gòu)成的邏輯門(mén))、NMOS門(mén)(N溝道增強(qiáng)型MOS管構(gòu)成的邏輯門(mén))和CMOS門(mén)(利用PMOS管和NMOS管構(gòu)成的互補(bǔ)電路構(gòu)成的門(mén)電路，故又叫做互補(bǔ)MOS門(mén)

2.4.1TTL與非門(mén)典型的TTL與非門(mén)的電路圖如圖2-13(a)所示。圖2–13典型的TTL與非門(mén)電路

(a)電路原理圖；(b)多射極晶體管的等效電路(二)TTL與非門(mén)的工作原理0.3V3.6V3.6V

輸入端有一個(gè)或數(shù)個(gè)為低電平時(shí)，輸出高電平。輸入低電平端對(duì)應(yīng)的發(fā)射結(jié)導(dǎo)通，uB1=0.7V+0.3V=1VV1管其他發(fā)射結(jié)因反偏而截止。因?yàn)榭癸柡腿龢O管V1的集電結(jié)導(dǎo)通電壓為0.4V，而V2、V5發(fā)射結(jié)導(dǎo)通電壓為0.7V，因此要使V1集電結(jié)和V2、V5發(fā)射結(jié)導(dǎo)通，必須uB1≥1.8V。

這時(shí)V2、V5截止。1V(二)TTL與非門(mén)的工作原理0.3V3.6V3.6V

輸入端有一個(gè)或數(shù)個(gè)為低電平時(shí)，輸出高電平。輸入低電平端對(duì)應(yīng)的發(fā)射結(jié)導(dǎo)通，uB1=0.7V+0.3V=1VV1管其他發(fā)射結(jié)因反偏而截止。這時(shí)V2、V5截止。截止截止

uC2

VCC=5V，5VV3、V4導(dǎo)通。導(dǎo)通導(dǎo)通uO

=

5V

-

0.7

V

-

0.7

V

=

3.6

V。因此，輸入有低電平時(shí)，輸出為高電平。1V(二)TTL與非門(mén)的工作原理

輸入均為高電平時(shí)，輸出低電平。3.6V3.6V3.6V因此，V1發(fā)射結(jié)反偏而集電極正偏，處于倒置狀態(tài)。1.8V倒置放大

VCC經(jīng)

R1使

V1集電結(jié)和

V2、V5發(fā)射結(jié)導(dǎo)通，使uB1=1.8V。這時(shí)V2、V5飽和。飽和飽和1V使V3導(dǎo)通，而V4截止。截止導(dǎo)通

uO

=UCE5(sat)0.3VuC2=UCE2(sat)+uBE5=0.3V+0.7V=1V因此，輸入均為高電平時(shí)，輸出為低電平。綜上所述,該電路實(shí)現(xiàn)了與非邏輯功能,即

TTL電路輸入端懸空時(shí)相當(dāng)于輸入高電平。注意當(dāng)輸入端至少有一端接低電平(0.3V)時(shí)，輸出為高電平(3.6V)；當(dāng)輸入端全部接高電平(3.6V)時(shí)，輸出為低電平(0.3V)。由此可見(jiàn)，該電路的輸出和輸入之間滿(mǎn)足“與非”邏輯關(guān)系

(3)輸入端全部懸空。

TTL電路的某輸入端懸空，可以等效地看作該端接入了邏輯高電平。實(shí)際電路中，懸空易引入干擾，故對(duì)不用的輸入端一般不懸空，應(yīng)作相應(yīng)的處理。

(4)一個(gè)輸入端通過(guò)電阻RE接地，其它輸入端接高電平。

只要RE≤0.7kΩ，其端電壓就相當(dāng)于邏輯低電平。使與非門(mén)輸出高電平，即與非門(mén)處于關(guān)門(mén)狀態(tài)。只要RE≥2kΩ，其效果相當(dāng)于在該端接入了高電平，與非門(mén)輸出低電平，即與非門(mén)處于開(kāi)門(mén)狀態(tài)。圖2–14一個(gè)輸入端接電阻當(dāng)與非門(mén)的某一輸入端通過(guò)電阻RE接參考地(其它輸入端接高電平)時(shí)，為使與非門(mén)可靠地工作在關(guān)門(mén)狀態(tài)，RE所允許的最大阻值叫該與非門(mén)的關(guān)門(mén)電阻，記作ROFF。為使與非門(mén)可靠地工作在開(kāi)門(mén)狀態(tài)，RE所允許的最小阻值叫該與非門(mén)的開(kāi)門(mén)電阻，記作RON。由上述分析可知，典型TTL與非門(mén)的ROFF=0.7kΩ，RON=2kΩ。在工程技術(shù)中，TTL與非門(mén)的ROFF和RON分別取值為0.5kΩ和2kΩ。綜合上述，當(dāng)TTL與非門(mén)的某一輸入端通過(guò)電阻R接地時(shí)，若R≤0.5kΩ，則該端相當(dāng)于輸入邏輯低電平；若R≥2kΩ，則該端相當(dāng)于輸入邏輯高電平。

3.主要參數(shù)

(1)輸出高電平UOH和輸出低電平UOL。與非門(mén)至少一個(gè)輸入端接低電平時(shí)的輸出電壓叫輸出高電平，記作UOH。不同型號(hào)的TTL與非門(mén)，其內(nèi)部結(jié)構(gòu)有所不同，故其UOH也不一樣。即使同一個(gè)與非門(mén)，其UOH也隨負(fù)載的變化表現(xiàn)出不同的數(shù)值。但是只要在2.4~3.6V之間即認(rèn)為合格。UOH的標(biāo)準(zhǔn)值是3V。與非門(mén)的所有輸入端都接高電平時(shí)的輸出電壓叫輸出低電平，記作UOL。其值只要在0~0.5V之間即認(rèn)為合格。UOL的標(biāo)準(zhǔn)值是0.3V。

(2)開(kāi)門(mén)電平UON和關(guān)門(mén)電平UOFF。

開(kāi)門(mén)電平UON是保證與非門(mén)輸出標(biāo)準(zhǔn)低電平時(shí)，允許輸入的高電平的最小值。只有輸入電平大于UON，與非門(mén)才進(jìn)入開(kāi)門(mén)狀態(tài)，輸出低電平。即UON是為使與非門(mén)進(jìn)入開(kāi)門(mén)狀態(tài)所需要輸入的最低電平。一般產(chǎn)品規(guī)定UON在1.4~1.8V之間。

關(guān)門(mén)電平UOFF是保證與非門(mén)輸出標(biāo)準(zhǔn)高電平的90%(2.7V)時(shí)，允許輸入的低電平的最大值。只有輸入電平低于UOFF，與非門(mén)才進(jìn)入關(guān)門(mén)狀態(tài)，輸出高電平。即UOFF是為使與非門(mén)進(jìn)入關(guān)門(mén)狀態(tài)所需要輸入的最高電平。一般產(chǎn)品規(guī)定UOFF在0.8~1V之間。

(3)噪聲容限UNH和UNL。當(dāng)與非門(mén)的輸入端全接高電平時(shí)，其輸出應(yīng)為低電平，但是若輸入端竄入負(fù)向干擾電壓，就會(huì)使實(shí)際輸入電平低于UON，致使輸出電壓不能保證為低電平。在保證與非門(mén)輸出低電平的前提條件下，允許疊加在輸入高電平上的最大負(fù)向干擾電壓叫高電平噪聲容限(或叫高電平干擾容限)，記作UNH。其值一般為：UNH=UIH-UON=3-1.8=1.2V式中，UIH=3V是輸入高電平的標(biāo)準(zhǔn)值。當(dāng)與非門(mén)的輸入端接有低電平時(shí)，其輸出應(yīng)為高電平。若輸入端竄入正向干擾，以致使輸入低電平疊加上該干擾電壓后大于UOFF，則輸出就不能保證是高電平。在保證與非門(mén)輸出高電平的前提下，允許疊加在輸入低電平上的最大正向干擾電壓叫低電平噪聲容限(或叫低電平干擾容限)，記作UNL。

其值一般為：UNL=UOFF-UIL=0.8-0.3=0.5V式中，UIL=0.3V是輸入低電平的標(biāo)準(zhǔn)值。

(4)平均傳輸延遲時(shí)間tpd。平均傳輸延遲時(shí)間是衡量門(mén)電路運(yùn)算速度的重要指標(biāo)。當(dāng)輸入端接入輸入信號(hào)后，需要經(jīng)過(guò)一定的時(shí)間td，才能在輸出端產(chǎn)生對(duì)應(yīng)的輸出信號(hào)。td就叫傳輸延遲時(shí)間。從輸入端接入高電平開(kāi)始，到輸出端輸出低電平為止，所經(jīng)歷的時(shí)間叫導(dǎo)通延遲時(shí)間，記作tpHL。從輸入端接入低電平開(kāi)始，到輸出端輸出高電平為止，所經(jīng)歷的時(shí)間叫截止延遲時(shí)間，記作tpLH。平均傳輸延遲時(shí)間tpd是tpHL和tpLH的平均值，即

(5)空載功耗。輸出端不接負(fù)載時(shí)，門(mén)電路消耗的功率叫空載功耗。動(dòng)態(tài)功耗是門(mén)電路的輸出狀態(tài)由UOH變?yōu)閁OL(或相反)時(shí)，門(mén)電路消耗的功率。

靜態(tài)功耗是門(mén)電路的輸出狀態(tài)不變時(shí)，門(mén)電路消耗的功率。靜態(tài)功耗又分為截止功耗和導(dǎo)通功耗。

截止功耗POFF是門(mén)輸出高電平時(shí)消耗的功率；導(dǎo)通功耗PON是門(mén)輸出低電平時(shí)消耗的功率。導(dǎo)通功耗大于截止功耗。作為門(mén)電路的功耗指標(biāo)通常是指空載導(dǎo)通功耗。TTL門(mén)的功耗范圍為1~22mW。

(6)功耗延遲積M。門(mén)的平均延遲時(shí)間tpd和空載導(dǎo)通功耗PON的乘積叫功耗延遲積或功耗速度積，也叫品質(zhì)因數(shù)，簡(jiǎn)稱(chēng)pd積。記作MM=PON·tpd若PON的單位是mW，tpd的單位是ns，則M的單位是pJ(微微焦耳)。M是全面衡量一個(gè)門(mén)電路品質(zhì)的重要指標(biāo)。M越小，其品質(zhì)越高。

74系列TTL門(mén)的延遲時(shí)間及功耗如表2-5所示。表2–574系列TTL與非門(mén)的傳輸延遲時(shí)間tpd和功耗PON產(chǎn)品型號(hào)傳輸延遲時(shí)間tpd/ns功耗PON/mW

產(chǎn)品名稱(chēng)的意義74001010標(biāo)準(zhǔn)TTL74H00622高速TTL74L00331低功耗TTL74S00319肖特基TTL74LS009.52低功耗肖特基TTL74ALS003.51.3先進(jìn)低功耗肖特基TTL74AS0038先進(jìn)肖特基TTL

(7)輸入短路電流IIS和輸入漏電流IIH。

輸入短路電流IIS是把與非門(mén)的一個(gè)輸入端直接接地(其它輸入端懸空)時(shí)，由該輸入端流向參考地的電流，也叫低電平輸入電流。IIS的典型值約為1.5mA。

輸入漏電流IIH是把與非門(mén)的一個(gè)輸入端接高電平(其它輸入端懸空)時(shí)，流入該輸入端的電流，也叫高電平輸入電流。

(8)最大灌電流IOLmax和最大拉電流IOHmax。

IOLmax是在保證與非門(mén)輸出標(biāo)準(zhǔn)低電平的前提下，允許流進(jìn)輸出端的最大電流，一般為十幾毫安。

IOHmax是在保證與非門(mén)輸出標(biāo)準(zhǔn)高電平并且不出現(xiàn)過(guò)功耗的前提下，允許流出輸出端的最大電流，一般為幾毫安。

(9)扇入系數(shù)NI。扇入系數(shù)是門(mén)電路的輸入端數(shù)。一般NI≤5，最多不超過(guò)8。

(10)扇出系數(shù)NO。扇出系數(shù)NO是在保證門(mén)電路輸出正確的邏輯電平和不出現(xiàn)過(guò)功耗的前提下，其輸出端允許連接的同類(lèi)門(mén)的輸入端數(shù)。

NO由IOLmax/IIS和IOHmax/IIH中的較小者決定。一般NO≥8，NO越大，表明門(mén)的負(fù)載能力越強(qiáng)。

(11)最小負(fù)載電阻RLmin。

RLmin是為保證門(mén)電路輸出正確的邏輯電平，在其輸出端允許接入的最小電阻(或最小等效電阻)。為了輸出正確的邏輯高電平，RL的阻值必須使如下的不等式成立：即亦即對(duì)于TTL標(biāo)準(zhǔn)系列，按上式求得的RLmin的阻值范圍為150~200Ω，為留有余地，一般取RLmin=200Ω。在實(shí)際工作中，應(yīng)根據(jù)給定的參數(shù)按上式進(jìn)行計(jì)算。

(12)輸入高電平UIH和輸入低電平UIL。一般取UIH≥2V，UIL≤0.8V。作業(yè)：書(shū)P382(2)(4),7(a)(b)2.4.2OC門(mén)和三態(tài)門(mén)

一般的TTL門(mén)電路，不能把兩個(gè)或兩個(gè)以上的TTL門(mén)電路的輸出端直接并接在一起。

OC門(mén)和三態(tài)門(mén)是允許輸出端直接并接在一起的兩種TTL門(mén)。

1.OC門(mén)(集電極開(kāi)路門(mén))OC門(mén)的典型電路及邏輯符號(hào)如圖2-18所示。圖2–18OC門(mén)電路(a)電路；(b)常用符號(hào)；(c)國(guó)標(biāo)符號(hào)

(1)電路結(jié)構(gòu)及功能分析。

OC門(mén)的電路特點(diǎn)是其輸出管的集電極開(kāi)路。使用時(shí)，必須外接“上拉電阻RC”和+UCC相連。多個(gè)OC門(mén)輸出端相連時(shí)，可以共用一個(gè)上拉電阻RC，如圖2-19所示。圖2–19多個(gè)OC門(mén)并聯(lián)(a)線(xiàn)與邏輯電路；(b)等效邏輯圖

OC門(mén)外接上拉電阻RC后，就是一個(gè)與非門(mén)。

F與F1、F2之間是“與”邏輯關(guān)系，即

F=F1·F2

由于這種“與”邏輯是兩個(gè)OC門(mén)的輸出線(xiàn)直接相連實(shí)現(xiàn)的，故稱(chēng)作“線(xiàn)與”。圖2-19實(shí)現(xiàn)的邏輯表達(dá)式為：

F=F1·F2=AB·CD

除了TTL與非門(mén)可以做成OC門(mén)外，其它TTL門(mén)也可做成OC門(mén)，并且也能實(shí)現(xiàn)“線(xiàn)與”或“線(xiàn)或”。

(2)RC的計(jì)算。

RC的選取原則是保證OC門(mén)輸出的高電平不低于UOHmin；輸出的低電平不大于UOLmax。

在OC門(mén)的實(shí)際應(yīng)用中，經(jīng)常需要多個(gè)OC門(mén)并聯(lián)后為多個(gè)負(fù)載門(mén)提供輸入信號(hào)。圖2-20(a)、(b)是n個(gè)OC門(mén)并聯(lián)后為負(fù)載門(mén)的m個(gè)輸入端提供輸入信號(hào)的兩種情況。圖2–20外接上拉電阻的計(jì)算

上拉電阻RC的取值范圍是：

RCmin≤RC≤RCmax式中，IOLmax是一個(gè)OC門(mén)允許的最大灌電流。

(3)OC門(mén)的應(yīng)用。①實(shí)現(xiàn)多路信號(hào)在總線(xiàn)(母線(xiàn))上的分時(shí)傳輸，如圖2-21所示。圖2–21OC門(mén)實(shí)現(xiàn)總線(xiàn)傳輸②實(shí)現(xiàn)電平轉(zhuǎn)換——抬高輸出高電平。

③驅(qū)動(dòng)非邏輯性負(fù)載。圖2-22OC門(mén)驅(qū)動(dòng)非邏輯性負(fù)載圖2-22(a)是用來(lái)驅(qū)動(dòng)發(fā)光二極管(LED)的。當(dāng)OC門(mén)輸出UOL時(shí)，LED導(dǎo)通發(fā)光；當(dāng)OC門(mén)輸出UOH時(shí)，LED截止熄滅。圖2-22(b)是用來(lái)驅(qū)動(dòng)干簧繼電器的。圖2-22(c)是用來(lái)驅(qū)動(dòng)脈沖變壓器的。圖2-22(d)是用來(lái)驅(qū)動(dòng)電容負(fù)載的，構(gòu)成鋸齒波發(fā)生器。④用來(lái)實(shí)現(xiàn)“與或非”運(yùn)算。利用反演律可把圖2-19的輸出函數(shù)變換為：F=AB·CD=AB+CD

用OC門(mén)實(shí)現(xiàn)“與或非”運(yùn)算，要比用其它門(mén)的成本低。OC門(mén)的外接電阻的大小會(huì)影響系統(tǒng)的開(kāi)關(guān)速度，其值越大，工作速度越低。由于它只能在RCmin和RCmax之間取值，開(kāi)關(guān)速度受到限制，故OC門(mén)只適用于開(kāi)關(guān)速度不高的場(chǎng)合。

2.三態(tài)門(mén)(TS門(mén)或TSL門(mén))

一種三態(tài)與非門(mén)的電路及邏輯符號(hào)如圖2-23所示。圖2–23三態(tài)TTL與非門(mén)符號(hào)(a)常用符號(hào)；(b)國(guó)外流行符號(hào)；(c)國(guó)標(biāo)符號(hào)

(1)功能分析。在圖2-23(a)中，G端為控制端，也叫選通端或使能端。A端與B端為信號(hào)輸入端，F(xiàn)端為輸出端。當(dāng)G=0(即G端輸入低電平)時(shí)，三態(tài)門(mén)和普通與非門(mén)一樣，完成“與非”功能，即F=A·B。這是三態(tài)門(mén)的工作狀態(tài)，也叫選通狀態(tài)。當(dāng)G=1(即G端輸入高電平)時(shí)，這時(shí)三態(tài)門(mén)相對(duì)負(fù)載而言呈現(xiàn)高阻抗，故稱(chēng)這種狀態(tài)為高阻態(tài)或懸浮狀態(tài)，也叫禁止?fàn)顟B(tài)。該三態(tài)門(mén)的真值表如表2-7所示。GABF1XX000001010011高阻1110表2-7三態(tài)門(mén)的真值表

(2)分類(lèi)。三態(tài)門(mén)可以按如下的方式分類(lèi)：①按邏輯功能分為四類(lèi)，即三態(tài)與非門(mén)、三態(tài)緩沖門(mén)、三態(tài)非門(mén)(三態(tài)倒相門(mén))、三態(tài)與門(mén)。其邏輯符號(hào)如圖2-24所示。②按控制模式分為兩類(lèi)，即低電平有效的三態(tài)門(mén)和高電平有效的三態(tài)門(mén)。低電平有效的三態(tài)門(mén)是指當(dāng)G=0時(shí)，三態(tài)門(mén)工作；當(dāng)G=1時(shí)，三態(tài)門(mén)禁止。其邏輯符號(hào)如圖2-24(a)所示。這類(lèi)三態(tài)門(mén)也叫做低電平選通的三態(tài)門(mén)。高電平有效的三態(tài)門(mén)是指當(dāng)G=1時(shí)，三態(tài)門(mén)工作；當(dāng)G=0時(shí)，三態(tài)門(mén)禁止。其邏輯符號(hào)如圖2-24(b)所示。這類(lèi)三態(tài)門(mén)也叫做高電平選通的三態(tài)門(mén)。

圖2–24各種三態(tài)門(mén)的邏輯符號(hào)③按其內(nèi)部的有源器件分為兩類(lèi)，即三態(tài)TTL門(mén)和三態(tài)MOS門(mén)。(3)用途。三態(tài)門(mén)主要用來(lái)實(shí)現(xiàn)多路數(shù)在總線(xiàn)上的分時(shí)傳送，如圖2-25(a)所示。為實(shí)現(xiàn)這一功能，必須保證在任何時(shí)刻只有一個(gè)三態(tài)門(mén)被選通，即只有一個(gè)門(mén)向總線(xiàn)傳送數(shù)據(jù)；否則，會(huì)造成總線(xiàn)上的數(shù)據(jù)混亂，并且損壞導(dǎo)通狀態(tài)的輸出管。傳送到總線(xiàn)上的數(shù)據(jù)可以同時(shí)被多個(gè)負(fù)載門(mén)接收，也可在控制信號(hào)作用下，讓指定的負(fù)載門(mén)接收。圖2–25三態(tài)門(mén)的應(yīng)用(a)三態(tài)門(mén)用于總線(xiàn)傳輸；(b)三態(tài)門(mén)實(shí)現(xiàn)雙向傳送

利用三態(tài)門(mén)可以實(shí)現(xiàn)信號(hào)的可控雙向傳送，如圖2-25(b)所示。當(dāng)G=0時(shí)，門(mén)1選通，門(mén)2禁止，信號(hào)由A傳送到B；當(dāng)G=1時(shí)，門(mén)1禁止，門(mén)2選通，信號(hào)由B傳送到A。

3.三態(tài)門(mén)和OC門(mén)的性能比較

(1)三態(tài)門(mén)的開(kāi)關(guān)速度比OC門(mén)快。

(2)允許接到總線(xiàn)上的三態(tài)門(mén)的個(gè)數(shù)，原則上不受限制，但允許接到總線(xiàn)上的OC門(mén)的個(gè)數(shù)受到上拉電阻RC的取值條件的限制。

(3)OC門(mén)可以實(shí)現(xiàn)“線(xiàn)與”邏輯，而三態(tài)門(mén)則不能。

TTL產(chǎn)品中除與非門(mén)外，還有或非門(mén)、與或非門(mén)、與門(mén)、或門(mén)、異或門(mén)等。

2.4.3MOS集成邏輯門(mén)

MOS邏輯門(mén)是用絕緣柵場(chǎng)效應(yīng)管制作的邏輯門(mén)。MOS邏輯電路有PMOS、NMOS和CMOS三種類(lèi)型。

PMOS邏輯電路是用P溝道MOS管制作的。

NMOS邏輯電路是用N溝道MOS管制作的。

CMOS邏輯電路是用P溝道和N溝道兩種MOS管構(gòu)成的互補(bǔ)電路制作的。和PMOS、NMOS電路相比，CMOS電路的工作速度高，功耗小，并且可用正電源，便于和TTL電路連接。

MOS門(mén)的各項(xiàng)指標(biāo)的定義和TTL門(mén)的相同，只是數(shù)值有所差異。對(duì)于NMOS和CMOS門(mén)，若電源電壓為UDD時(shí)，UOH≈UDD，UOL≈0;UIH≈UDD，UIL≈0。

由于UDD的取值在3~20V之間，故輸入電平擺幅和輸出電平擺幅都很大，所以抗干擾能力強(qiáng)。若把CMOS改用雙電源(±UDD或+UDD和-USS)供電，則高低電平的擺幅更大，噪聲容限更大。

1.CMOS反相門(mén)(CMOS非門(mén))CMOS反相器的電路圖如圖2-26所示。圖2–26CMOS門(mén)反相器電路

當(dāng)UI=UIL=0V時(shí)，UO=UOH≈UDD，即輸出高電平。當(dāng)UI=UIH=UDD時(shí)，UO=UOL≈0，即輸出低電平?？梢?jiàn)該電路實(shí)現(xiàn)了“非邏輯”功能。

2.CMOS與非門(mén)圖2-27CMOS與非門(mén)電路

F和A、B之間是“與非邏輯”關(guān)系。即F=A·B

3.CMOS或非門(mén)

圖2-28CMOS或非門(mén)電路該電路的F和A、B之間是“或非”邏輯關(guān)系，即F=A+B利用與非門(mén)、或非門(mén)、非門(mén)，可以構(gòu)成與門(mén)、或門(mén)、與或非門(mén)、異或門(mén)、異或非門(mén)(同或門(mén))等。

4.CMOS傳輸門(mén)

CMOS傳輸門(mén)它由一個(gè)NMOS管V1和一個(gè)PMOS管V2并聯(lián)而成。V1和V2的源極和漏極分別相接作為傳輸門(mén)的輸入端和輸出端。兩管的柵極是一對(duì)互補(bǔ)控制端，C端叫高電平控制端，C端叫低電平控制端。兩管的襯底均不和源極相接，NMOS管的襯底接地，PMOS管的襯底接正電源UDD。圖2–29CMOS傳輸門(mén)

(a)電路；(b)符號(hào)當(dāng)C=UDD,C=0V時(shí)，輸入端與輸出端之間形成導(dǎo)電通路，相當(dāng)于開(kāi)關(guān)接通。當(dāng)C=0，C=UDD時(shí)，輸入端與輸出端之間呈現(xiàn)高阻抗?fàn)顟B(tài)，相當(dāng)于開(kāi)關(guān)斷開(kāi)。由于MOS管的結(jié)構(gòu)對(duì)稱(chēng)，其漏極和源極可以互換，因而TG的輸入端和輸出端可以互換使用，即TG是雙向器件。把一個(gè)傳輸門(mén)TG和一個(gè)非門(mén)按圖2-30(a)連接起來(lái)，即可構(gòu)成模擬開(kāi)關(guān)，其符號(hào)如圖2-30(b)所示。當(dāng)C=1時(shí)，開(kāi)關(guān)接通；當(dāng)C=0時(shí)，開(kāi)關(guān)斷開(kāi)。該模擬開(kāi)關(guān)也是雙向器件。圖2–30CMOS模擬開(kāi)關(guān)(a)電路；(b)符號(hào)6.CMOS邏輯電路的特點(diǎn)(與TTL門(mén)比較)(1)工作速度比TTL稍低。(2)輸入阻抗高，可達(dá)108Ω。(3)扇出系數(shù)NO大。(4)靜態(tài)功耗小。(5)集成度高。(6)電源電壓允許范圍大，約為3~20V。(7)輸出高低電平擺幅大。

(8)抗干擾能力強(qiáng)。

(9)溫度穩(wěn)定性好。

(10)抗輻射能力強(qiáng)。

(11)電路結(jié)構(gòu)簡(jiǎn)單(CMOS與非門(mén)只有四個(gè)管子構(gòu)成，而TTL與非門(mén)共有五個(gè)管子和五個(gè)電阻)，工藝容易(做一個(gè)MOS管要比做一個(gè)電阻更容易，而且占芯片面積小)，故成本低。

(12)輸入高、低電平UIH和UIL均受電源電壓UDD的限制。

(13)拉電流IOL<5mA，要比TTL門(mén)的IOL(可達(dá)20mA)小得多。

2.4.4集成邏輯門(mén)使用中的實(shí)際問(wèn)題

1.多余輸入端的處理

(1)TTL門(mén)。

TTL門(mén)的輸入端懸空，相當(dāng)于輸入高電平。但是，為防止引入干擾，通常不允許其輸入端懸空。對(duì)于與門(mén)和與非門(mén)的多余輸入端，可以使其輸入高電平。具體措施是將其(1)通過(guò)電阻R(約幾千歐)接+UCC，(2)或者通過(guò)大于2kΩ的電阻接地。(3)在前級(jí)門(mén)的扇出系數(shù)有富余的情況下，也可以和有用輸入端并聯(lián)連接。對(duì)于或門(mén)及或非門(mén)的多余輸入端，可以使其輸入低電平。具體措施是(1)通過(guò)小于500Ω的電阻接地(2)或直接接地。(3)在前級(jí)門(mén)的扇出系數(shù)有富余時(shí)，也可以和有用輸入端并聯(lián)連接。對(duì)于與或非門(mén)，若某個(gè)與門(mén)多余，則其輸入端應(yīng)全部輸入低電平(接地或通過(guò)小于500Ω的電阻接地)，或者與另外同一個(gè)門(mén)的有用端并聯(lián)連接(但不可超出前級(jí)門(mén)的扇出能力)。若與門(mén)的部分輸入端多余，處理方法和單個(gè)與門(mén)方法一樣。