第6章 微型計(jì)算機(jī)中的存儲(chǔ)器

第6章微型計(jì)算機(jī)中的存儲(chǔ)器存儲(chǔ)器概述隨機(jī)讀寫存儲(chǔ)器RAM只讀存儲(chǔ)器ROM存儲(chǔ)器的擴(kuò)展6.1.1性能指標(biāo)

存儲(chǔ)器的職能就相當(dāng)于計(jì)算機(jī)中各部分的“信息交換中心”和“數(shù)據(jù)倉(cāng)庫(kù)”。因此存儲(chǔ)器的“速度”和“容量”便成為計(jì)算機(jī)系統(tǒng)性能的兩項(xiàng)重要指標(biāo)，也是推動(dòng)存儲(chǔ)器不斷發(fā)展的兩個(gè)主要因素。

1、存儲(chǔ)容量：指存儲(chǔ)器芯片能存儲(chǔ)的二進(jìn)制信息量。存儲(chǔ)容量=單元數(shù)×數(shù)據(jù)位數(shù)即字?jǐn)?shù)×字長(zhǎng)通常以KB（210B）、MB（220B）、GB（230B）、TB（240B）為單位。

2、存取速度：用存取時(shí)間、存取周期衡量。存取時(shí)間TA：CPU訪問(wèn)一次存儲(chǔ)器所需的時(shí)間。存取周期TAC

：連續(xù)兩次訪問(wèn)存儲(chǔ)器所需最小間隔時(shí)間。

3、功耗：每個(gè)存儲(chǔ)單元所耗的功率。維持功耗：當(dāng)芯片未被選中，工作在維持方式，輸出端為高阻態(tài)，功耗下降。操作功耗：正常工作時(shí)的功耗。μw/單元

4、可靠性：用平均無(wú)故障時(shí)間來(lái)衡量。106～108小時(shí)6.1存儲(chǔ)器概述6.1.2半導(dǎo)體存儲(chǔ)器分類半導(dǎo)體存儲(chǔ)器磁介質(zhì)存儲(chǔ)器（外存）光存儲(chǔ)器雙極型：存取速度快，但集成度低，功耗大、成本高，一般用于大型計(jì)算機(jī)或高速微機(jī)中；MOS型掩膜ROM一次性可編程PROM紫外線可擦除EPROM電可擦除E2PROM可編程只讀存儲(chǔ)器FLASH讀寫存儲(chǔ)器RAM只讀存儲(chǔ)器ROM（按讀寫功能分類)（按器件原理分類）靜態(tài)SRAM動(dòng)態(tài)DRAM：集成度高但存取速度較低，一般用于需要較大容量的場(chǎng)合。集成IRAM：將刷新電路集成在DRAM內(nèi)速度較快，集成度較低，功耗較高，一般用于對(duì)速度要求高、而容量不大的場(chǎng)合。(按存儲(chǔ)原理分類)按存儲(chǔ)介質(zhì)分類6.1.3半導(dǎo)體存儲(chǔ)器芯片的基本結(jié)構(gòu)

6.2隨機(jī)讀寫存儲(chǔ)器6.2.1

靜態(tài)RAM(SRAM)一、基本存儲(chǔ)電路行選擇線T1T2ABT3T4+5VT5T6CD列選擇線T7T8I/OI/OT1和T2組成一個(gè)雙穩(wěn)態(tài)觸發(fā)器，用于保存數(shù)據(jù)。T3和T4為負(fù)載管。如A點(diǎn)為數(shù)據(jù)D，則B點(diǎn)為數(shù)據(jù)/D。行選擇線有效（高電平）時(shí)，A、B處的數(shù)據(jù)信息通過(guò)門控管T5和T6送至C、D點(diǎn)。列選擇線有效（高電平）時(shí)，C、D處的數(shù)據(jù)信息通過(guò)門控管T7和T8送至芯片的數(shù)據(jù)引腳I/O。基本存儲(chǔ)電路簡(jiǎn)化圖SEDoDi它可存儲(chǔ)一位信息由若干個(gè)基本電路采用同一根選擇線，可以組成一個(gè)基本存儲(chǔ)單元Do2Di2Do1Di1SEDo0Di0Do7Di7它每次可以存儲(chǔ)或讀出8位信息由若干個(gè)存儲(chǔ)單元可以組成一個(gè)芯片A0～Ak片內(nèi)譯碼電路存儲(chǔ)單元存儲(chǔ)單元存儲(chǔ)單元SE0SE1

SEiD0～D7R/W由若干個(gè)芯片可擴(kuò)展內(nèi)存（存儲(chǔ)體）N—所需芯片個(gè)數(shù)為了減小體積，芯片內(nèi)部通常采用矩陣式結(jié)構(gòu)二、SRAM的典型芯片存儲(chǔ)容量為8K×828個(gè)引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CS1、CS2讀寫WE、OE功能表+5VWECS2A8A9A11OEA10CS1D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND123456789101112131428272625242322212019181716156264工作方式CS1CS2WEOED7～D0未選中未選中讀操作寫操作1×00×011××10××01高阻高阻輸出輸入6264功能表返回6.2.2

動(dòng)態(tài)RAM（DRAM）一、基本存儲(chǔ)電路行選擇線T1B存儲(chǔ)電容CA列選擇線T2I/O刷新放大器電容上存有電荷時(shí)，表示存儲(chǔ)數(shù)據(jù)A為邏輯1；行選擇線有效時(shí)，數(shù)據(jù)通過(guò)T1送至B處；列選擇線有效時(shí)，數(shù)據(jù)通過(guò)T2送至芯片的數(shù)據(jù)引腳I/O；為防止存儲(chǔ)電容C放電導(dǎo)致數(shù)據(jù)丟失，必須定時(shí)進(jìn)行刷新；動(dòng)態(tài)刷新時(shí)行選擇線有效，而列選擇線無(wú)效。（刷新是逐行進(jìn)行的。）

集成度高，但速度較慢，價(jià)格低，一般用作主存。DRAM的基本存儲(chǔ)單元是單個(gè)場(chǎng)效應(yīng)管及其極間電容必須配備“讀出再生放大電路”進(jìn)行刷新每次同時(shí)對(duì)一行的存儲(chǔ)單元進(jìn)行刷新每個(gè)基本存儲(chǔ)單元存儲(chǔ)二進(jìn)制數(shù)一位許多個(gè)基本存儲(chǔ)單元形成行列存儲(chǔ)矩陣DRAM一般采用“位結(jié)構(gòu)”存儲(chǔ)體：每個(gè)存儲(chǔ)單元存放一位需要8個(gè)存儲(chǔ)芯片構(gòu)成一個(gè)字節(jié)單元每個(gè)字節(jié)存儲(chǔ)單元具有一個(gè)地址NCDINWERASA0A2A1VDDNCCASDOUTA6A3A4A5VCC12345678161514131211109存儲(chǔ)容量為16K×116個(gè)引腳：7根地址線A6～A01根數(shù)據(jù)輸入線DIN1根數(shù)據(jù)輸出線DOUT行地址選通RAS列地址選通CAS讀寫控制WEDRAM芯片2116二、DRAM的典型芯片

說(shuō)明：存儲(chǔ)地址需要分兩批傳送行地址選通信號(hào)RAS有效，開始傳送行地址隨后列地址選通信號(hào)CAS有效，傳送列地址，CAS相當(dāng)于片選信號(hào)讀寫信號(hào)WE讀/寫有效數(shù)據(jù)從DOUT引腳輸出或從DIN引腳輸入采用“僅行地址有效”方法刷新行地址選通RAS有效，傳送行地址列地址選通CAS無(wú)效，沒有列地址芯片內(nèi)部實(shí)現(xiàn)一行存儲(chǔ)單元的刷新沒有數(shù)據(jù)輸入輸出存儲(chǔ)系統(tǒng)中所有芯片同時(shí)進(jìn)行刷新DRAM必須每隔固定時(shí)間就刷新三、DRAM芯片的刷新方式

集中刷新：在2ms時(shí)間內(nèi)集中一段時(shí)間進(jìn)行刷新，在這段時(shí)間內(nèi)存儲(chǔ)器不能進(jìn)行讀寫操作，將這段時(shí)間稱為死時(shí)間。

分散刷新：在幾ms時(shí)間內(nèi)每隔一段時(shí)間刷新一次。（需設(shè)刷新與讀寫選擇電路，沖突時(shí)會(huì)增加讀/寫周期的時(shí)間）

異步刷新：在每一個(gè)指令周期中利用CPU不進(jìn)行訪問(wèn)操作的時(shí)間進(jìn)行刷新。6.3只讀存儲(chǔ)器ROM6.3.1

掩膜型ROM

信息制作在芯片中，不可更改Vcc地址選通1D3D2D1D0

掩膜ROM是靠MOS管是否跨接來(lái)決定0、1的，當(dāng)跨接時(shí)對(duì)應(yīng)位信息位0，當(dāng)沒有跨接時(shí)對(duì)應(yīng)信息為1。

6.3.2

可編程只讀ROM

允許一次編程，此后不可更改D7D6D5D4D3D2D1D0Vcc地址選通1

PROM是靠存儲(chǔ)單元中的熔絲是否熔斷決定信息0、1的，當(dāng)熔絲燒斷時(shí)對(duì)應(yīng)位信息就是0，當(dāng)沒有燒斷時(shí)對(duì)應(yīng)信息就是1。

6.3.3可擦除可編程只讀ROM一、基本存儲(chǔ)電路

用紫外光擦除，擦除后可編程；并允許用戶多次擦除和編程。

編程是電荷注入浮柵的柵極的過(guò)程，此時(shí)浮柵導(dǎo)通，選通此位時(shí)即讀出0；若沒有注入電荷浮柵截止，即讀出1。當(dāng)紫外線照射30分鐘時(shí)，電荷形成光電流消失，恢復(fù)原狀態(tài)1。

Vcc字線數(shù)據(jù)線浮柵二、典型EPROM芯片2764功能表VppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGMNCA8A9A11OEA10CED7D6D5D4D312345678910111213142827262524232221201918171615存儲(chǔ)容量為8K×828個(gè)引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CE編程PGM讀寫OE編程電壓VPP工作方式CEOEPGMA9VPPDO7～DO0讀出001×＋5V輸出讀出禁止011×＋5V高阻維持1×××＋5V高阻Intel標(biāo)識(shí)00＋12V1＋5V輸出編碼編程01負(fù)脈沖×＋21V輸入編程校驗(yàn)001×＋21V輸出編程禁止1×××＋21V高阻2764功能表返回6.3.4電可擦除可編程只讀ROM

采用加電方法在線進(jìn)行以字節(jié)為單位擦除和編程，也可多次擦寫。內(nèi)設(shè)編程所需高壓脈沖產(chǎn)生電路，可在線寫入，但寫入時(shí)間較長(zhǎng)。存儲(chǔ)容量為8K×828個(gè)引腳：13根地址線A12～A08根數(shù)據(jù)線I/O7～I(xiàn)/O0片選CE讀寫OE、WE功能表NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GNDVccWENCA8A9A11OEA10CEI/O7I/O6I/O5I/O4I/O31234567891011121314282726252423222120191817161528C64EEPROM28C64A的功能返回0×112VOE1×00WE輸出高阻輸入高阻0100讀出備用寫入擦除I/O7～I(xiàn)/O0CE工作方式6.4.1存儲(chǔ)器與CPU的連接

CPU對(duì)存儲(chǔ)器進(jìn)行訪問(wèn)時(shí)，首先要在地址總線上發(fā)地址信號(hào)，選擇要訪問(wèn)的存儲(chǔ)單元，還要向存儲(chǔ)器發(fā)出讀/寫控制信號(hào)，最后在數(shù)據(jù)總線上進(jìn)行信息交換。因此，存儲(chǔ)器與CPU的連接實(shí)際上就是存儲(chǔ)器與三總線中相關(guān)信號(hào)線的連接。一、存儲(chǔ)器與控制總線的連接

在控制總線中，與存儲(chǔ)器相連的信號(hào)線為數(shù)不多，如8086/8088最小方式下的M/IO(8088為M/IO)、RD和WR，最大方式下的MRDC、MWTC、IORC和IOWC等，連接也非常簡(jiǎn)單，有時(shí)這些控制線(如M/IO)也與地址線一同參與地址譯碼，生成片選信號(hào)。

6.4

存儲(chǔ)器的擴(kuò)展二、存儲(chǔ)器與數(shù)據(jù)總線的連接

對(duì)于不同型號(hào)的CPU，數(shù)據(jù)總線的數(shù)目不一定相同，連接時(shí)要特別注意。

8086CPU的數(shù)據(jù)總線有16根，其中高8位數(shù)據(jù)線D15D8接存儲(chǔ)器的奇存儲(chǔ)體，低8位數(shù)據(jù)線D7D0接存儲(chǔ)器的偶存儲(chǔ)體，根據(jù)BHE(選擇奇存儲(chǔ)體)和A0(選擇偶存儲(chǔ)體)的不同狀態(tài)組合決定對(duì)存儲(chǔ)器做字操作還是字節(jié)操作。

8位機(jī)和8088CPU的數(shù)據(jù)總線有8根，存儲(chǔ)器為單一存儲(chǔ)體組織，沒有奇偶存儲(chǔ)體之分，故數(shù)據(jù)線連接較簡(jiǎn)單。

三、存儲(chǔ)器與地址總線的連接

對(duì)于由多個(gè)存儲(chǔ)芯片構(gòu)成的存儲(chǔ)器，其地址線的譯碼被分成片內(nèi)地址譯碼和片選地址譯碼兩部分。片內(nèi)地址譯碼用于對(duì)各芯片內(nèi)某存儲(chǔ)單元的選擇，而片選地址線主要用于產(chǎn)生片選信號(hào)，以決定每一個(gè)存儲(chǔ)芯片在整個(gè)存儲(chǔ)單元中的地址范圍，片選地址線的地址譯碼一般有以下三種方式：全譯碼、部分譯碼和線選法譯碼。6.4.2存儲(chǔ)器與CPU的連接要考慮的問(wèn)題1CPU總線的負(fù)載能力

CPU在設(shè)計(jì)時(shí)，一般輸出線的直流負(fù)載能力為帶一個(gè)TTL負(fù)載或20個(gè)MOS負(fù)載，現(xiàn)存儲(chǔ)器都為MOS電路，直流負(fù)載很小，主要的負(fù)載是電容負(fù)載，故在小型系統(tǒng)中，CPU是可以直接與存儲(chǔ)器相連的，而較大的系統(tǒng)中，就要考慮CPU能否帶得動(dòng)，需要時(shí)就要加上緩沖器，由緩沖器的輸出再帶負(fù)載。2存儲(chǔ)器的地址分配和片選當(dāng)多片存儲(chǔ)器存在時(shí)，如何選片選信號(hào)。3CPU與存儲(chǔ)器的時(shí)序配合問(wèn)題

CPU的訪存時(shí)間必須大于所用外部存儲(chǔ)器的最大存取時(shí)間。4控制信號(hào)的連接如：IO/M、RD、WR等5地址譯碼方式線選譯碼部分譯碼全譯碼6.4.3

存儲(chǔ)器的擴(kuò)展（設(shè)系統(tǒng)為8088最小模式）一、位擴(kuò)展（只加大位長(zhǎng)，存儲(chǔ)體的字?jǐn)?shù)與存儲(chǔ)器芯片字?jǐn)?shù)一致）用64K×1bit的RAM芯片擴(kuò)展實(shí)現(xiàn)64KB存儲(chǔ)器

進(jìn)行位擴(kuò)展時(shí)，模塊中所有芯片的地址線和控制線互連形成整個(gè)模塊的地址線和控制線，而各芯片的數(shù)據(jù)線并列（位線擴(kuò)展）形成整個(gè)模塊的數(shù)據(jù)線（8bit寬度）。

本例采用線選方式。

⑧64K*1I/O⑦64K*1I/O⑥64K*1I/O⑤64K*1I/O④64K*1I/O③64K*1I/O②64K*1I/O

cs①64K×1I/OD0D7…A16M/IOA0~A15RDWR≥1二、字?jǐn)U展（只加大字長(zhǎng)，存儲(chǔ)體的位數(shù)與存儲(chǔ)器芯片位數(shù)一致）用8K×8bit的2764芯片擴(kuò)展實(shí)現(xiàn)16KB存儲(chǔ)器

進(jìn)行字?jǐn)U展時(shí)，模塊中所有芯片的地址線、控制線和數(shù)據(jù)線互連形成整個(gè)模塊的低位地址線、控制線和數(shù)據(jù)線，CPU的高位地址線（擴(kuò)展的字線）被用來(lái)譯碼以形成對(duì)各個(gè)芯片的選擇線——

片選線。本例采用全譯碼方式。CS8K*8A0~12OED0~7CS8K*8A0~12OED0~7A0~A12M/IORDD0~D7A13

A14

A15

A18

A16

A17

A19

譯碼器Y0Y1Y7………G1G2AG2BCBA&≥1三、字位同時(shí)擴(kuò)展用16K×4bit的RAM芯片擴(kuò)展實(shí)現(xiàn)32KB存儲(chǔ)器

首先對(duì)芯片分組進(jìn)行位擴(kuò)展，以實(shí)現(xiàn)按字節(jié)編址；

其次設(shè)計(jì)芯片組的片選進(jìn)行字?jǐn)U展，以滿足容量要求；本例采用部分譯碼方式。16K×416K×4A0~A13RDWRD0~D3D4~D7A15A1416K×416K×4M/IOGBA譯碼器6.4.4

存儲(chǔ)體與CPU的連接

例1：用2K×8bit的6116組成8KB的存儲(chǔ)體與8086CPU連接。1組：08000H~08FFFH2組：09000H~09FFFHG1G2AY0G2BCY1BAA0~10CS2K*8D0~7OEWEA0~10CS2K*8D0~7OEWEA0~10CS2K*8