微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)-第二章-結(jié)構(gòu)組成與工作原理

微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)第二章計(jì)算機(jī)系統(tǒng)的結(jié)構(gòu)組成與工作原理第二章

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計(jì)算機(jī)系統(tǒng)的結(jié)構(gòu)組成與工作原理2.1計(jì)算機(jī)系統(tǒng)的基本結(jié)構(gòu)與組成（掌握）計(jì)算機(jī)系統(tǒng)的層次模型計(jì)算機(jī)系統(tǒng)的結(jié)構(gòu)、組成與實(shí)現(xiàn)2.2計(jì)算機(jī)系統(tǒng)的工作原理（掌握）馮·諾依曼計(jì)算機(jī)架構(gòu)模型機(jī)系統(tǒng)結(jié)構(gòu)模型機(jī)指令集模型機(jī)工作流程2.3微處理器體系結(jié)構(gòu)的改進(jìn)（理解）

馮·諾依曼結(jié)構(gòu)的改進(jìn)并行技術(shù)的發(fā)展流水線結(jié)構(gòu)超標(biāo)量與超長指令字結(jié)構(gòu)多機(jī)與多核結(jié)構(gòu)2.4計(jì)算機(jī)體系結(jié)構(gòu)分類（理解）2.5計(jì)算機(jī)性能評(píng)測（掌握）字長、存儲(chǔ)容量、運(yùn)算速度2.1計(jì)算機(jī)系統(tǒng)的基本結(jié)構(gòu)與組成層次模型

Hiberarchy結(jié)構(gòu)Architecture、組成Organization與實(shí)現(xiàn)Realization2.2計(jì)算機(jī)系統(tǒng)的工作原理馮·諾依曼計(jì)算機(jī)架構(gòu)模型機(jī)：系統(tǒng)結(jié)構(gòu)、指令集、工作流程2.3微處理器體系結(jié)構(gòu)的改革改進(jìn)：指令集(RISC/CISC)、分層存儲(chǔ)器、高速總線/接口改變：流水線、超標(biāo)量、超長指令字、多機(jī)/核、多線程2.4計(jì)算機(jī)體系結(jié)構(gòu)分類2.5計(jì)算機(jī)性能評(píng)測Performance

字長、存儲(chǔ)容量、運(yùn)算速度（a）軟硬件層次（b）語言層次計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)（a）圖自下而上反映了系統(tǒng)逐級(jí)生成的過程，自上而下反映了系統(tǒng)求解問題的過程；軟硬件的邏輯等價(jià)性可以表現(xiàn)為：硬件軟化（如RISC思想）、軟件硬化（如CISC思想）、固件化（如微程序）；（b）圖中的虛擬機(jī)：與某種特殊編程語言對(duì)應(yīng)的假想硬件機(jī)器微體系結(jié)構(gòu)層（微程序或硬連邏輯）操作系統(tǒng)層語言處理層（解釋、編譯）用戶程序?qū)樱ㄕZ言編程）系統(tǒng)分析層（數(shù)學(xué)模型、算法）硬核級(jí)數(shù)字邏輯層（硬件）指令系統(tǒng)層（機(jī)器語言指令）應(yīng)用語言虛擬機(jī)高級(jí)語言虛擬機(jī)匯編語言虛擬機(jī)操作系統(tǒng)虛擬機(jī)機(jī)器語言級(jí)微程序級(jí)寄存器級(jí)（硬件）硬件系統(tǒng)：異常處理機(jī)構(gòu)、指令系統(tǒng)、CPU、存儲(chǔ)器、I/O及通信子系統(tǒng)系統(tǒng)軟件：操作系統(tǒng)、編譯器、數(shù)據(jù)庫管理系統(tǒng)、Web瀏覽器、設(shè)備驅(qū)動(dòng)、中斷服務(wù)程序應(yīng)用軟件體系結(jié)構(gòu)、組成與實(shí)現(xiàn)體系結(jié)構(gòu)Architecture

關(guān)心的是計(jì)算機(jī)概念結(jié)構(gòu)與功能特性

如：確定指令集中是否有乘法指令；計(jì)算機(jī)組成Organization

從硬件角度關(guān)注物理機(jī)器的組織,關(guān)心的是邏輯設(shè)計(jì)、硬件實(shí)現(xiàn)、互連組織等 如：乘法指令由專用乘法器還是用加法器實(shí)現(xiàn)計(jì)算機(jī)實(shí)現(xiàn)Realization

底層的集成電路設(shè)計(jì)技術(shù)、微組裝技術(shù)、冷卻技術(shù)等 如：加法器底層的物理器件類型及微組裝技術(shù)2023/2/55/50計(jì)算機(jī)的體系結(jié)構(gòu)

1946年，美國賓夕法尼亞大學(xué)莫爾學(xué)院的物理學(xué)博士Mauchley和電氣工程師Eckert領(lǐng)導(dǎo)的小組研制成功世界上第一臺(tái)數(shù)字式電子計(jì)算機(jī)ENIAC

。著名的美籍匈牙利數(shù)學(xué)家VonNeumann參加了為改進(jìn)ENIAC而舉行的一系列專家會(huì)議，研究了新型計(jì)算機(jī)的體系結(jié)構(gòu)。

1949年，英國劍橋大學(xué)的威爾克斯等人在EDSAC

機(jī)上實(shí)現(xiàn)了馮·諾依曼模式。直至今天馮·諾依曼體系結(jié)構(gòu)依然是絕大多數(shù)數(shù)字計(jì)算機(jī)的基礎(chǔ)。2023/2/56/50馮·諾依曼體系結(jié)構(gòu)硬件組成五大部分運(yùn)算器、存儲(chǔ)器、控制器、輸入設(shè)備、輸出設(shè)備以存儲(chǔ)器為中心信息表示：二進(jìn)制

計(jì)算機(jī)內(nèi)部的控制信息和數(shù)據(jù)信息均采用二進(jìn)制表示，并存放在同一個(gè)存儲(chǔ)器中。工作原理：存儲(chǔ)程序/指令(控制)驅(qū)動(dòng)

編制好的程序(包括指令和數(shù)據(jù))預(yù)先經(jīng)由輸入設(shè)備輸入并保存在存儲(chǔ)器中；計(jì)算機(jī)開始工作后，在不需要人工干預(yù)的情況下由控制器自動(dòng)、高速地依次從存儲(chǔ)器中取出指令并加以執(zhí)行。模型機(jī)體系結(jié)構(gòu)基于總線的馮·諾依曼架構(gòu)模型機(jī)總線子系統(tǒng)：作為公共通道連接各子部件，用于實(shí)現(xiàn)各

部件之間的數(shù)據(jù)、信息等的傳輸和交換存儲(chǔ)器子系統(tǒng)：用來存放當(dāng)前的運(yùn)行程序和數(shù)據(jù)輸入輸出子系統(tǒng)：用于完成計(jì)算機(jī)與外部的信息交換CPU子系統(tǒng)：集成了運(yùn)算器、控制器和寄存器的超大規(guī)模集成電路芯片(VLSI)2023/2/58/50模型機(jī)總線結(jié)構(gòu)按傳輸信息的不同，可將總線分為數(shù)據(jù)總線DB、地址總線AB和控制總線CB三類：地址總線通常是單向的，由主設(shè)備(如CPU)發(fā)出，用于選擇讀寫對(duì)象(如某個(gè)特定的存儲(chǔ)單元或外部設(shè)備)；數(shù)據(jù)總線用于數(shù)據(jù)交換，通常是雙向的；控制總線包括真正的控制信號(hào)線(如讀/寫信號(hào))和一些狀態(tài)信號(hào)線(如是否已將數(shù)據(jù)送上總線)，用于實(shí)現(xiàn)對(duì)設(shè)備的監(jiān)視和控制。MPURAMROMI/O接口外設(shè)ABDBCB2023/2/59/50模型機(jī)內(nèi)存儲(chǔ)器存儲(chǔ)器組織由許多字節(jié)單元組成，每個(gè)單元都有一個(gè)唯一的編號(hào)（存儲(chǔ)單元地址），保存的信息稱為存儲(chǔ)單元內(nèi)容。訪問(讀或?qū)?存儲(chǔ)單元：存儲(chǔ)單元地址經(jīng)地址譯碼后產(chǎn)生相應(yīng)的選通信號(hào)，同時(shí)在控制信號(hào)的作用下讀出存儲(chǔ)單元內(nèi)容到數(shù)據(jù)緩沖器，或?qū)?shù)據(jù)緩沖器中的內(nèi)容寫入選定的單元。算術(shù)邏輯單元ALU累加器ACC累加鎖存器暫存器標(biāo)志寄存器FR通用寄存器組堆棧指針SP程序計(jì)數(shù)器PC微操作控制電路指令譯碼器ID指令寄存器IR

操作碼,地址碼脈沖分配器時(shí)鐘脈沖源控制總線CB地址總線AB數(shù)據(jù)總線DB內(nèi)部總線地址緩沖器數(shù)據(jù)緩沖器運(yùn)算器寄存器組控制器模型機(jī)CPU子系統(tǒng)2023/2/511/50模型機(jī)指令系統(tǒng)指令是發(fā)送到CPU的命令，指示CPU執(zhí)行一個(gè)特定的處理，如從存儲(chǔ)器取數(shù)據(jù)、對(duì)數(shù)據(jù)進(jìn)行邏輯運(yùn)算等。CPU可以處理的全部指令集合稱為指令集(InstructionSet)。指令集結(jié)構(gòu)(ISA，InstructionSetArchitecture)是體系結(jié)構(gòu)的主要內(nèi)容之一，對(duì)CPU的基本組織會(huì)產(chǎn)生非常大的影響。ISA功能設(shè)計(jì)實(shí)際就是確定軟硬件的功能分配。指令通常包含操作碼和操作數(shù)兩部分。操作碼指明要完成操作的性質(zhì)，如加、減、乘、除、數(shù)據(jù)傳送、移位等；操作數(shù)指明參加上述規(guī)定操作的數(shù)據(jù)或數(shù)據(jù)所存放的地址。匯編語言源程序機(jī)器語言程序（目標(biāo)代碼）匯編（匯編程序）高級(jí)語言源程序編譯或解釋（編譯程序）模型機(jī)常用匯編指令指

令

類

型操作碼示例操作數(shù)示例說明算術(shù)類加法ADDRs1,Rs2,Rd①Rs,Imm②,Rd(Rs1)+(Rs2)Rd(Rs)+ImmRd運(yùn)算類指令只能對(duì)寄存器中的數(shù)據(jù)或立即數(shù)進(jìn)行直接操作減法SUBRs1,Rs2,RdRs,Imm,Rd(Rs1)-(Rs2)Rd(Rs)-ImmRd邏輯類位與ANDRs1,Rs2,RdRs,Imm,Rd(Rs1)?(Rs2)Rd(Rs)?ImmRd位或ORRs1,Rs2,RdRs,Imm,Rd(Rs1)?(Rs2)Rd(Rs)?ImmRd位非NOTRs,Rd！(Rs)Rd傳送類存儲(chǔ)器或I/O讀LDR[MEM],Rd[MEM]

(Rd)將指定地址的存儲(chǔ)單元或I/O端口的值讀入寄存器Rd存儲(chǔ)器或I/O寫STRRs,[MEM](Rs)[MEM]將寄存器Rs的值寫入指定地址的存儲(chǔ)單元或I/O端口寄存器訪問MOVRs,RdImm,Rd(Rs)(Rd)跳轉(zhuǎn)類無條件跳轉(zhuǎn)JMPLableLable(PC)條件跳轉(zhuǎn)JX/JNXLableIfX為真/假，則Lable

(PC)過程調(diào)用CALLSub-LableSub-Lable(PC)調(diào)用子程序過程返回RET-返回主程序其他停機(jī)HLT-模型機(jī)工作原理計(jì)算機(jī)的工作本質(zhì)上就是執(zhí)行程序的過程。順序執(zhí)行指令執(zhí)行的基本過程可以分為取指令(fetch)、分析指令(decode)和執(zhí)行指令(execute)三個(gè)階段。非順序執(zhí)行轉(zhuǎn)移（jump）：執(zhí)行條件/無條件轉(zhuǎn)移指令，不返回過程（procedure）調(diào)用：主程序調(diào)用子程序后返回?cái)帱c(diǎn)中斷（interrupt）：外界突發(fā)事件處理完后返回?cái)帱c(diǎn)異常（exception）：

程序本身產(chǎn)生的某些例外處理完后重新執(zhí)行陷阱(trap)：

程序本身產(chǎn)生某些例外條件處理完后返回?cái)帱c(diǎn)2023/2/514/812023/2/514/50程序的執(zhí)行過程取指令、分析指令、執(zhí)行指令A(yù)BDBALU累加器ACC暫存器標(biāo)志寄存器FR寄存器組

操作控制器OC指令譯碼器ID指令寄存器IR

操作碼,地址碼內(nèi)部總線地址緩沖器數(shù)據(jù)緩沖器程序計(jì)數(shù)器PC地址譯碼讀控制B0H5CH04H2EH地址1001H1002H1003H內(nèi)容1000H內(nèi)存儲(chǔ)器MOV5CH,R1ADDR1,2EH,R2＋1CPU外CPU內(nèi)①②③④⑤⑥①②③④⑤⑥①③④⑤⑥②①②③④⑤⑥⑦⑧2023/2/515/50對(duì)馮·諾依曼體系結(jié)構(gòu)的改進(jìn)改進(jìn)CPU指令集

存儲(chǔ)器子系統(tǒng)

輸入/輸出子系統(tǒng)

改變改變串行執(zhí)行模式，發(fā)展并行技術(shù)；改變控制方式，發(fā)展數(shù)據(jù)、需求、模式等其它驅(qū)動(dòng)方式；3-6章重點(diǎn)指令功能、指令格式、尋址方式分層結(jié)構(gòu)高速總線+多種接口方式

馮·諾依曼型計(jì)算機(jī)的本質(zhì)特點(diǎn)也造成了其瓶頸：

指令執(zhí)行的串行性

存儲(chǔ)器讀取的串行性不同的指令集設(shè)計(jì)策略：

CISC與RISCCISC（ComplexInstructionSetComputer，復(fù)雜指令集計(jì)算機(jī)）不斷增強(qiáng)指令的功能以及設(shè)置更復(fù)雜的新指令取代原先由程序段完成的功能，從而實(shí)現(xiàn)軟件功能的硬化。RISC（ReducedInstructionSetComputer，精簡指令集計(jì)算機(jī)）通過減少指令種類和簡化指令功能來降低硬件設(shè)計(jì)復(fù)雜度，從而提高指令的執(zhí)行速度。*17/86現(xiàn)代計(jì)算機(jī)：RISC+CISC2023/2/517/502023/2/518/50CISC的特點(diǎn)及設(shè)計(jì)思想美國加州大學(xué)Berkeley分校的研究結(jié)果表明：許多復(fù)雜指令很少被使用，“2-8原則”控制器硬件復(fù)雜（指令多，且具有不定長格式和復(fù)雜的數(shù)據(jù)類型），占用了大量芯片面積，且容易出錯(cuò)；指令操作繁雜，速度慢；指令規(guī)整性不好，不利于采用流水線技術(shù)提高性能。*18/682023/2/519/50RISC的特點(diǎn)及設(shè)計(jì)思想

RISC機(jī)的設(shè)計(jì)應(yīng)當(dāng)遵循以下五個(gè)原則：①指令條數(shù)少，格式簡單，易于譯碼；②提供足夠的寄存器，只允許load

和store指令訪問內(nèi)存；③指令由硬件直接執(zhí)行，

在單個(gè)周期內(nèi)完成；④充分利用流水線；⑤依賴優(yōu)化編譯器的作用；；

*19/68CISC與RISC的數(shù)據(jù)流IRIDREGALUMEM開始退出IRIDALUMEMREG微操作通道開始退出單通數(shù)據(jù)通道RISC：Load/Store結(jié)構(gòu)CISC：尋址方式復(fù)雜*20/862023/2/520/50分層的存儲(chǔ)子系統(tǒng)如何以合理的價(jià)格搭建出容量和速度都滿足要求的存儲(chǔ)系統(tǒng)，始終是計(jì)算機(jī)體系結(jié)構(gòu)設(shè)計(jì)中的關(guān)鍵問題之一?，F(xiàn)代計(jì)算機(jī)系統(tǒng)通常把不同的存儲(chǔ)設(shè)備按一定的體系結(jié)構(gòu)組織起來，以解決存儲(chǔ)容量、存取速度和價(jià)格之間的矛盾。設(shè)計(jì)目標(biāo)：整個(gè)存儲(chǔ)系統(tǒng)速度接近M1而價(jià)格和容量接近Mn2023/2/521/50其他改善存儲(chǔ)器帶寬的方法并行存儲(chǔ)器雙端口存儲(chǔ)器哈佛體系結(jié)構(gòu)DSP程序數(shù)據(jù)I/O接口外設(shè)程序地址數(shù)據(jù)讀地址數(shù)據(jù)寫地址程序讀總線數(shù)據(jù)讀總線程序/數(shù)據(jù)寫數(shù)據(jù)程序2023/2/522/502023/2/523/50現(xiàn)代高速總線高速并行總線高速總線串行化輸入輸出管理方式2023/2/524/50計(jì)算機(jī)體系結(jié)構(gòu)的演進(jìn)：并行處理技術(shù)指令級(jí)并行技術(shù)ISP

流水線、超標(biāo)量、超長指令字系統(tǒng)級(jí)并行技術(shù)SLP

多處理器（多機(jī)/多核）、多磁盤線程級(jí)并行技術(shù)TLP

同時(shí)多線程SMT電路級(jí)并行技術(shù)CLP

組相聯(lián)cache、先行進(jìn)位加法器并行處理技術(shù)實(shí)現(xiàn)多個(gè)處理器或處理器模塊的并行性，其基本思想包括時(shí)間重疊（timeinterleaving）、資源重復(fù)（resourcereplicaiton）和資源共享（resourcesharing）。流水線技術(shù)可通過分割邏輯，插入緩沖寄存器（流水線Reg）來構(gòu)建2023/2/526/50指令時(shí)空?qǐng)D順序執(zhí)行4級(jí)流水線執(zhí)行流水線滿載2023/2/527/50更細(xì)的流水線取指（FI）指令譯碼（DI）計(jì)算操作數(shù)地址（CO）取操作數(shù)（FO）執(zhí)行指令（EI）寫操作數(shù)（WO）28/862023/2/528/50流水線CPU的特點(diǎn)優(yōu)點(diǎn)：

通過指令級(jí)并行來提高性能。缺點(diǎn)：增加了硬件成本。流水寄存器會(huì)引入延遲和時(shí)鐘偏移，這些額外開銷會(huì)使每條指令的執(zhí)行時(shí)間有所增加，同時(shí)限制了流水線的深度。流水線中各段的操作存在關(guān)聯(lián)（dependence）時(shí)可能會(huì)引起流水線中斷，從而影響流水線的性能和效率。*29/862023/2/529/50流水線沖突理想流水線的性能：每個(gè)時(shí)鐘周期完成一條指令實(shí)際流水機(jī)器中可能存在冒險(xiǎn)(hazard)導(dǎo)致停頓：①數(shù)據(jù)沖突（如后面的計(jì)算要用到前面的結(jié)果）定向技術(shù)可將結(jié)果數(shù)據(jù)從其產(chǎn)生的地方直接傳送到所有需要它的功能部件編譯器可利用流水線調(diào)度（scheduling）技術(shù)來重新組織指令順序②結(jié)構(gòu)沖突（硬件資源不夠）增加額外的同類型資源改變資源的設(shè)計(jì)使其能被同時(shí)使用③控制沖突（分支等跳轉(zhuǎn)指令引起）可采用分支預(yù)測及預(yù)測執(zhí)行技術(shù)最大限度地使處理器各部分保持運(yùn)行狀態(tài)。多端口的寄存器堆哈佛結(jié)構(gòu)存儲(chǔ)器、超標(biāo)量*30/862023/2/530/50流水線數(shù)據(jù)沖突及亂序執(zhí)行2023/2/531/50流水線結(jié)構(gòu)沖突及超標(biāo)量流水線？有5個(gè)執(zhí)行單元的超標(biāo)量流水線有2套硬件的超標(biāo)量流水線CPU共用一個(gè)取指單元的5段雙流水線*2023/2/532/50超標(biāo)量CPU的體系結(jié)構(gòu)超標(biāo)量技術(shù)：可在一個(gè)時(shí)鐘周期內(nèi)對(duì)多條指令進(jìn)行并行處理，使CPI小于1；特點(diǎn)：處理器中有兩個(gè)或兩個(gè)以上的相同的功能部件；

要求操作數(shù)之間必須沒有相關(guān)性；整數(shù)指令浮點(diǎn)指令*2023/2/533/50超標(biāo)量處理機(jī)

一般概念性結(jié)構(gòu)instructionfetching多個(gè)流水線讀取及轉(zhuǎn)移預(yù)測邏輯instructiondecoding并行譯碼器，預(yù)譯碼技術(shù)instructiondispatching動(dòng)態(tài)規(guī)劃instructionexecution多個(gè)流水線功能單元instructioncompletion暫存結(jié)果數(shù)據(jù)instructionretiring真正更新Reg和Mem中的結(jié)果數(shù)據(jù)*超標(biāo)量結(jié)構(gòu)機(jī)器的例子兩條輸入流水線三條執(zhí)行流水線每個(gè)時(shí)鐘周期可從存儲(chǔ)器中獲取兩條指令用于執(zhí)行不需要訪問存儲(chǔ)器的指令可處理所有需要或不需要訪問存儲(chǔ)器的指令可用于進(jìn)行乘、除類較復(fù)雜的算術(shù)運(yùn)算決定應(yīng)使用哪一條執(zhí)行流水線2023/2/535/502023/2/536/50和超標(biāo)量處理機(jī)不同，超長指令字VLIW（VeryLongInstructionWord）依靠編譯器在編譯時(shí)找出指令之間潛在的并行性，并通過指令調(diào)度把可能出現(xiàn)的數(shù)據(jù)沖突減少到最小，最后把能并行執(zhí)行的多條指令組裝成一條很長的指令，然后由處理機(jī)中多個(gè)相互獨(dú)立的執(zhí)行部件分別執(zhí)行長指令中的一個(gè)操作，即相當(dāng)于同時(shí)執(zhí)行多條指令。VLIW處理機(jī)能否成功，很大程度上取決于代碼壓縮的效率，其編譯程序和體系結(jié)構(gòu)的關(guān)系非常密切，缺乏對(duì)傳統(tǒng)軟件和硬件的兼容，因而不大適用一般應(yīng)用領(lǐng)域。VLIW處理機(jī)*2023/2/537/50多機(jī)并行系統(tǒng)大規(guī)模并行處理機(jī)（MPP）是一種價(jià)格昂貴的超級(jí)計(jì)算機(jī)，它由許多CPU通過高速專用互聯(lián)網(wǎng)絡(luò)連接。機(jī)群（cluster）由多臺(tái)同構(gòu)或異構(gòu)的獨(dú)立計(jì)算機(jī)通過高性能網(wǎng)絡(luò)或局域網(wǎng)連在一起協(xié)同完成特定的并行計(jì)算任務(wù)。刀片（blade）通常指包含一個(gè)或多個(gè)CPU、內(nèi)存以及網(wǎng)絡(luò)接口的服務(wù)器主板。通常一個(gè)刀片柜共享其它外部I/O和電源，而輔助存儲(chǔ)器則有距離刀片柜較近的存儲(chǔ)服務(wù)器提供。網(wǎng)格（Network）是一組由高速網(wǎng)絡(luò)連接的不同的計(jì)算機(jī)系統(tǒng)，可以相互合作也可獨(dú)立工作。網(wǎng)格計(jì)算機(jī)將接受中央服務(wù)器分配的任務(wù)，然后在不忙的時(shí)候（如晚上或周末）執(zhí)行這些任務(wù)。2023/2/538/50多核處理器多線程技術(shù)單片多處理器(ChipMulitProcessor，CMP)問題：晶體管數(shù)量、芯片面積及芯片發(fā)熱量多線程處理器(MultithreadedProcessor)細(xì)粒度多線程(Fine-GrailMultithreading)在每個(gè)指令中切換線程，處理器必須能在每個(gè)時(shí)鐘周期切換線程。其優(yōu)點(diǎn)是可以隱藏停頓引起的吞吐量損失；缺點(diǎn)是單個(gè)線程處理速度變慢了。粗粒度多線程(Coarse-GrailMultithreading)

僅當(dāng)遇到開銷大的阻塞時(shí)才切換線程其缺陷在于流水線啟動(dòng)開銷引起吞吐量損失，特別是對(duì)于短的阻塞2023/2/539/50計(jì)算機(jī)體系結(jié)構(gòu)的分類Flynn分類：根據(jù)指令流和數(shù)據(jù)流的多少進(jìn)行分類單指令單數(shù)據(jù)SISD單指令多數(shù)據(jù)SIMD多指令單數(shù)據(jù)MISD多指令多數(shù)據(jù)MIMDCU控制部件PU處理部件MM存儲(chǔ)單元CS為控制流DS為數(shù)據(jù)流IS為指令流傳統(tǒng)的順序處理機(jī)、標(biāo)量流水線處理機(jī)、超標(biāo)量流水線處理機(jī)陣列處理機(jī)、向量處理機(jī)無實(shí)際機(jī)型對(duì)應(yīng)多處理機(jī)系統(tǒng)計(jì)算機(jī)系統(tǒng)的性能測定計(jì)算機(jī)系統(tǒng)的性能由硬件性能和程序特性決定，通?？衫脴?biāo)準(zhǔn)測試程序來測定性能。用MIPS(MillionInstructionsPerSecond,每秒百萬條指令)或MFLOPS(每秒百萬次浮點(diǎn)操作)的數(shù)值來衡量計(jì)算機(jī)系統(tǒng)的硬件速度。用CPU