微機原理 第二章4

12023/2/5存儲器地址分段

由于8086的地址總線是20位的，而CPU中的寄存器是16位的，這樣20位地址無法用16位寄存器（只能尋址64KB）表示，因此采用地址分段方法，擴大尋址范圍到1MB。程序員在編制程序時把存儲器劃分成段。段內(nèi)地址16位,每個段的大小最大可達64KB； 實際可以根據(jù)需要來確定段大小，可以是1，100，1000，在64K范圍內(nèi)的任意字節(jié)數(shù)。

IBMPC機對段的起始地址有限制，即段不能從任意地址開始：各段起始地址的低4位二進制碼必須為0，（能被16整除）。

2.1.48086的存儲器編址和I/O編址第二章16位和32位微處理器22023/2/58086系統(tǒng)中存儲器物理地址的計算方法第二章16位和32位微處理器32023/2/5物理地址：就是存儲單元的實際地址編碼，在1M字節(jié)存儲器里，每個存儲單元都有一個唯一的20位地址作為該存儲單元的物理地址。

CPU訪問存儲器時，必須先確定所要訪問的存儲單元的物理地址才能取出（或存入）該單元中的內(nèi)容。段地址：邏輯分段在主內(nèi)存中的起始地址。偏移地址：就是指段內(nèi)任意一個存儲單元，其相對于段起始地址的偏移量，也稱為有效地址EA，這是一個16位的地址。邏輯地址:

在處理器內(nèi)部、程序員編程時采用的地址邏輯地址＝段地址∶偏移地址

20位物理地址形成：由16位段地址和16位偏移地址組成。某個存儲單元可以有多個邏輯地址，但只有一個唯一的物理地址20位物理地址形成第二章16位和32位微處理器42023/2/5段寄存器和其他寄存器組合指向存儲單元示意圖歸納段寄存器和其他寄存器組合指向存儲單元示意圖如下：第二章16位和32位微處理器52023/2/5存儲單元的內(nèi)容：一個存儲單元有效的信息。一個字存入存儲器占有相繼的二個單元：

低位字節(jié)存入低地址，高位字節(jié)存入高地址。字單元的地址采用它的低地址來表示。例：字單元:（0004H）=1234H,

字節(jié)單元:（0004H）=34H

同一個地址既可以看作字節(jié)單元地址，又可看作字單元地址，需要根據(jù)使用情況確定。字單元地址：可以是偶數(shù)也可以是奇數(shù)，第二章16位和32位微處理器62023/2/5字操作數(shù)存放在偶地址開始兩個存儲單元或兩個I/O端口中：即操作數(shù)字的低8位——在偶地址單元或在偶地址端口； 操作數(shù)字的高8位——在奇地址單元或在奇地址端口。在一個總線周期內(nèi)完成16位數(shù)據(jù)傳送（通常4個時鐘周期）討論CPU和存儲器或I/O端口之間傳送數(shù)據(jù)方式：讀/寫偶地址字CPU低8位數(shù)據(jù)高8位數(shù)據(jù)高8位數(shù)據(jù)線低地址高地址奇地址偶地址內(nèi)存低8位數(shù)據(jù)線對應(yīng)的偶地址單元/偶地址端口—數(shù)據(jù)通過數(shù)據(jù)總線低8位傳輸。對應(yīng)的奇地址單元/奇地址端口—數(shù)據(jù)通過數(shù)據(jù)總線高8位傳輸。需要一個總線周期第二章16位和32位微處理器72023/2/5字操作數(shù)存放在奇地址開始兩個存儲單元或兩個I/O端口中

讀/寫奇地址字需要二個總線周期第二章16位和32位微處理器82023/2/5存儲器中，有幾個部分的用處是固定的：

①

00000～003FFH中斷向量表②B0000H～B0F9FH單色顯示緩沖區(qū)③B8000H～BBF3FH彩色顯示緩沖區(qū)④FFFF0H～FFFFFH無條件轉(zhuǎn)移指令系統(tǒng)加電復(fù)位時，會自動轉(zhuǎn)到FFFF0H單元執(zhí)行第二章16位和32位微處理器92023/2/58086的I/O編址

CPU要為每個I/O端口分配一個地址，它與存儲器地址一樣，具有唯一性。有兩種編址方法：

1.存儲器映象：將I/O端口地址置于1MB的存儲器空間中，把它們看成是存儲單元對待，端口操作靈活，但因其占用一些存儲空間，影響速度。

2.獨立編址：有專門輸入輸出指令對其操作，將地址總線的低16位作端口地址，高4位為0。第二章16位和32位微處理器102023/2/51.8086CPU工作在總線請求方式時，會讓出

d。A）地址總線B）數(shù)據(jù)總線C）地址和數(shù)據(jù)總線D）地址、數(shù)據(jù)和控制總線中斷向量就是中斷服務(wù)子程序的入口地址，在內(nèi)存中占有（4）

個存儲單元，其中低地址存儲單元存放的是偏移地址

，高地址存儲單元存放的是段地址。若某數(shù)據(jù)區(qū)的起始地址為70A0H：DDF6H，則該數(shù)據(jù)區(qū)的首字單元和16個字的末字單元的物理地址分別為多少？首70A0H*10H+DDF6H尾：首+（字?jǐn)?shù)-1）*2有兩個16位的字31DAH，5E7FH，它們在8086系統(tǒng)存儲器中的地址分別為00130H和00134H，試畫出它們的存儲示意圖。DAH00130H31H00131H00132H00133H7FH00134H5EH00135H當(dāng)M／IO＝0，RD＝o，WR＝1時，CPU完成的操作是

b

。A．存儲器讀B.I／O讀C.存儲器寫D．I／O寫=o執(zhí)行習(xí)題:第二章16位和32位微處理器112023/2/5......70A00H7E7F6H7E7F7H7E7F8H7E7F9H70A0H段基址邏輯地址段內(nèi)偏移地址DDF6H邏輯地址與物理地址內(nèi)存......首字單元末字單元7E814H16字?jǐn)?shù)據(jù)區(qū)第二章16位和32位微處理器122023/2/5

2.232位微處理器Pentium的先進技術(shù)

Intel32位結(jié)構(gòu): IA-32（IntelArchitecture-32）IA-32處理器Intel80386Intel80486PentiumPentiumPro、PentiumII、PentiumIIIPentium4Celeron、Xeon、PentiumM第二章16位和32位微處理器132023/2/51.

先進的體系結(jié)構(gòu)2．CISC和RISC相結(jié)合的技術(shù)3.超標(biāo)量流水線技術(shù)4.先進的分支預(yù)測技術(shù)

Pentium特點：1.內(nèi)部數(shù)據(jù)總線32位，連接主內(nèi)存的外部數(shù)據(jù)總線是64位，支持成組傳輸數(shù)據(jù)2.相互獨立的片內(nèi)代碼Cache和數(shù)據(jù)Cache3.指令流水線技術(shù)4.FPU.5.分段和分頁存儲管理1.CISC:程序的各條指令是按順序串行執(zhí)行的，每條指令中的各個操作也是按順序串行執(zhí)行的。順序執(zhí)行的優(yōu)點是控制簡單，但計算機各部分的利用率不高，執(zhí)行速度慢。復(fù)雜的指令系統(tǒng)必然增加微處理器的復(fù)雜性，使處理器的研制時間長，成本高。2.RISC:精簡了指令系統(tǒng)

1.超標(biāo)量:一個處理器中有多條指令流水線,其實質(zhì)是以空間換取時間。2.流水線(pipeline):經(jīng)典奔騰每條流水線分為指令預(yù)取、譯碼、執(zhí)行、寫回結(jié)果。超流水線是通過細(xì)化流水、提高主頻，使得在一個機器周期內(nèi)完成一個甚至多個操作，其實質(zhì)是以時間換取空間。

BTB:分支目標(biāo)緩沖器(BranchTargetBuffer),用來預(yù)測分支指令。BTB實際是一個能存若干(通常為256或512)條目的地址存儲部件。當(dāng)一條分支指令導(dǎo)致程序分支時，BTB就記下這條指令的目標(biāo)地址，并用這條信息預(yù)測這一指令再次引起分支時的路徑，預(yù)先從該處預(yù)取。第二章16位和32位微處理器142023/2/52.3Pentium的指令流水線技術(shù)總線接口部件、指令預(yù)取部件、指令譯碼部件、執(zhí)行部件。指令流水線技術(shù)的組成并行處理技術(shù)第二章16位和32位微處理器152023/2/5流水線技術(shù)的原理取指令指令譯碼指令執(zhí)行預(yù)取首次譯碼二次譯碼回寫結(jié)果指令執(zhí)行傳統(tǒng)CPUPentiumCPU五級整數(shù)運算流水第二章16位和32位微處理器指令流水線取指執(zhí)行取指譯碼執(zhí)行取指譯碼地址執(zhí)行回寫S1S2S3S4S5指令讀取指令譯碼地址計算指令執(zhí)行結(jié)果回寫第二章16位和32位微處理器172023/2/5V流水線只能執(zhí)行與U流水線當(dāng)前指令配對的指令U流水線可以執(zhí)行任何指令地址生成D2地址生成D2指令預(yù)取PF指令譯碼D1執(zhí)行EX執(zhí)行EX回寫WB回寫WBPentium的超標(biāo)量指令流水線5級流水線的后3級可以在兩個流水線同時進行第二章16位和32位微處理器Pentium的指令配