實(shí)驗(yàn)四Verilog與Xilinx ISE軟硬平臺(tái)的介紹

邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)實(shí)驗(yàn)設(shè)計(jì)樓道燈的控制電路

2015~2016秋冬 浙江大學(xué)計(jì)算機(jī)學(xué)院實(shí)驗(yàn)教學(xué)中心42Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)熟悉VerilogHDL語言并能用其建立基本的邏輯部件，在XilinxISE平臺(tái)進(jìn)行輸入、編輯、調(diào)試、行為仿真與綜合后功能仿真熟悉掌握Spartan-IIIBoardFPGA開發(fā)平臺(tái)，同時(shí)在ISE平臺(tái)上進(jìn)行時(shí)序約束、引腳約束及映射布線后時(shí)序仿真運(yùn)用XilinxISE具將設(shè)計(jì)驗(yàn)證后的代碼下載到實(shí)驗(yàn)板上，并在實(shí)驗(yàn)板上驗(yàn)證32010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)實(shí)驗(yàn)設(shè)備1臺(tái)1套

裝有ISE計(jì)算機(jī)

Spartan-III開發(fā)板實(shí)驗(yàn)材料

無42010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)1.2.3.熟悉ISE工具軟件的運(yùn)行環(huán)境與安裝過程設(shè)計(jì)簡(jiǎn)單組合邏輯電路，采用圖形輸入邏輯功能描述，建立FPGA實(shí)現(xiàn)數(shù)字系統(tǒng)的XilinxISE設(shè)計(jì)管理工程，并進(jìn)行編輯、調(diào)試、編譯、行為仿真，時(shí)序約束、引腳指定（約束）、映射布線后時(shí)序仿真及FPGA編程代碼下載與運(yùn)行驗(yàn)證設(shè)計(jì)簡(jiǎn)單時(shí)序邏輯電路，采用Verilog代碼輸入邏輯功能描述，建立FPGA實(shí)現(xiàn)數(shù)字系統(tǒng)的ISE設(shè)計(jì)管理工程，并進(jìn)行編輯、調(diào)試、編譯、行為仿真，時(shí)序約束、引腳約束、映射布線后時(shí)序仿真及FPGA編程代碼下載與運(yùn)行驗(yàn)證52010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)問題1：某三層樓房的樓梯通道共用一盞燈，每層樓都安裝了一只開關(guān)并能獨(dú)立控制該燈，請(qǐng)?jiān)O(shè)計(jì)樓道燈的控制電路。問題2：增加控制要求，燈打開后，延時(shí)若干秒自動(dòng)關(guān)閉，請(qǐng)重新設(shè)計(jì)樓道燈的控制電路。S3S2S1F0000001101010110100110101100111162010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)?分析樓道燈的事件行為，用組 合電路實(shí)現(xiàn)，用帶鎖定功能的 按鈕開關(guān)或撥動(dòng)開關(guān)作為電路

輸入S1,S2,S3，電路輸出為F?變量賦值

–開關(guān)按下為1，彈起為0 –輸出燈亮為1，燈暗為0?編寫真值表，如右表72010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)根據(jù)真值表分析輸入輸出關(guān)系，如下圖82010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)本實(shí)驗(yàn)將以兩種方法輸入邏輯功能描述：1.以圖形方式輸入邏輯功能描述

–不考慮燈延時(shí)熄滅，采用撥動(dòng)開關(guān)2.用Verilog語言描述電路邏輯功能

–要考慮燈延時(shí)熄滅，采用按鈕開關(guān)92010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)1.建立樓道控制的工程：lamp_ctrl.ise①依次點(diǎn)擊菜單→②在對(duì)話框中設(shè)置：(工程名和文件名不能以數(shù)字開頭命名)a)ProjectName:lamp_ctrlb)Top-LevelSourceType:Schematic③確認(rèn)②后點(diǎn)擊到設(shè)備屬性頁，設(shè)置：a)b)c)d)Family:Device:Package:Speed:Spartan-3XC3S200FT256-4④確認(rèn)后，一直點(diǎn)擊直到創(chuàng)建工程結(jié)束。102010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)2.創(chuàng)建原理圖文件:lamp_ctrl.sch

①在Sources窗口Sources選項(xiàng)卡空白處右 鍵菜單選擇 ②新建源文件向?qū)е羞x擇源文件類型為

Schematic，輸入文件名lamp_ctrl，勾 選AddtoProject③連續(xù)點(diǎn)擊，最后點(diǎn)擊；在Sources窗口中雙擊剛新建的文件圖標(biāo)，進(jìn)入電路原理圖編輯窗口3.輸入樓道燈控邏輯電路

在Souces窗口中選擇Symbols選項(xiàng)卡，配合SchematicEditor工 具條輸入原理圖，如圖添加連線輸入輸出（必須添加在有連接的地方）添加邏輯門樓道燈控制畫圖要點(diǎn)122010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)4.查看輸入電路的硬件描述代碼

在Sources窗口中選擇Sourcesfor:Synthesis/Implementation， 選中l(wèi)amp_ctrl.sch圖標(biāo)，在Processes窗口Processes選項(xiàng)卡中展開DesignUtilities并雙擊

①②，如圖

③122010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)Verilog表達(dá)的完整代碼modulelamp(S1,S2,S3,F);

inputS1;inputS2;inputS3;outputF;

wireNS1;wireNS2;wireNS3;wireS1NS2S3;wireS1S2S3;wireS2NS1S3;wireS3NS1S2;AND3AND3A(.I0(NS3),.I1(NS2),.I2(S1),.O(S1NS2S3));AND3AND3B(.I0(NS3),.I1(S2),.I2(NS1),.O(S2NS1S3));AND3AND3C(.I0(S3),.I1(NS2),.I2(NS1),.O(S3NS1S2));AND3AND3D(.I0(S1),.I1(S2),.I2(S3),.O(S1S2S3));INVINVS1(.I(S1),.O(NS1));INVINVS2(.I(S2),.O(NS2));INVINVS3(.I(S3),.O(NS3));OR4OR4A(.I0(S1S2S3),.I1(S3NS1S2),.I2(S2NS1S3),.I3(S1NS2S3),.O(F));endmodule132010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)5.建立基準(zhǔn)測(cè)試波形文件：lamp_ctrl_tbw.tbw①②在Sources窗口空白處的右鍵菜單中選擇在新建源文件向?qū)е羞x擇源類型為：TestBenchWaveForm，輸入文件名lamp_ctrl_tbw，并勾選AddtoProject③單擊直到，進(jìn)入輸入時(shí)鐘設(shè)置，由于本實(shí)驗(yàn)電路是組合電路，設(shè)置：a)b)c)ClockInformationCominationalTimingInformationInitialLengthofTestBenchCombinatorial5ns,10ns1000ns④點(diǎn)擊進(jìn)入TestBenchWaveForm編輯窗口142010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)6.建立仿真激勵(lì)輸入波形，運(yùn)行行為模擬

①在TestBenchWaveForm編輯窗口中，通過左鍵點(diǎn)擊改變 輸入端的高低電平

②保存輸入波形，進(jìn)行波形行為仿真 ③仿真波形圖如下，拖動(dòng)時(shí)間軸，觀察與前面的真值表是否 一致；若不一致應(yīng)返回繼續(xù)修改，直到正確為止時(shí)間軸真值表111思考：輸入波形是否包括了所有可能的輸入情況？011101001110010100000152010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)仿真結(jié)果，查看輸出F是否正確？152010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)若使用Win7系統(tǒng)，仿真出現(xiàn)錯(cuò)誤如右圖所示，請(qǐng)按如下操作：點(diǎn)擊“開始”按鈕，在開始菜單的運(yùn)行欄中輸入“services.msc”；在彈出的“服務(wù)”對(duì)話框中，雙擊“WebClient”服務(wù)；

在彈出的屬性對(duì)話框中點(diǎn)擊“啟動(dòng)”啟用此服務(wù)，點(diǎn)擊“確定”退出。7.

建立用戶時(shí)序約束并為模塊的端口指定引腳分配，創(chuàng)建引腳文件:lamp_icf.ucf ①在Sources窗口Sources選項(xiàng)卡空白處右鍵菜單選擇 ②新建源文件向?qū)е羞x擇源文件類型為ImplementationConstrainsFile，輸入文件名lamp_icf，勾選AddtoProject若不顯示ucf文件，請(qǐng)重啟工程。③點(diǎn)擊“EditConstraints(Text)”，打開中剛建立的文件lamp_icf.ucf，通過文本方式進(jìn)行編輯，完成后保存。若不顯示ucf文件，請(qǐng)重啟工程。引腳編號(hào)在開發(fā)板相應(yīng)輸入輸出旁邊172010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)8.設(shè)計(jì)實(shí)現(xiàn)并檢查約束結(jié)果

在Sources窗口中選擇Synthesis/Implementation，選中l(wèi)amp_ctrl；在Processes窗口下選擇，進(jìn)行物理轉(zhuǎn)換、平面布圖、映射、物理布線等FPGA目標(biāo)格式實(shí)現(xiàn)文件生成。依次執(zhí)行執(zhí)行完畢后：最后在設(shè)計(jì)摘要文檔中有如下結(jié)果：點(diǎn)擊按鈕打開DesignSummary182010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)9.布線后仿真并檢查設(shè)計(jì)的模塊功能①在Sources窗口PostRouteSimulation，選中l(wèi)amp_ctrl_tbw.tbw；在Processes窗口運(yùn)行→②仿真結(jié)果如下，若結(jié)果與原先設(shè)計(jì)目標(biāo)中的真值表不一致，則需要再修改、仿真直到波形正確192010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)10.生成模塊的FPGA代碼并下載開發(fā)板

①用下載數(shù)據(jù)線連接PC機(jī)并口與開發(fā)板的J7

②將5V的DC電源線連到開發(fā)板的J4電源插座

③連接好開發(fā)板后，按下列步驟進(jìn)行下載操作202010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)a)b)在Sources窗口中選擇Synthesis/Implementation在Sources窗口中選擇lamp_ctrl.sch；在Processes窗口中，用鼠標(biāo)雙擊出現(xiàn)的對(duì)話框選擇“cancel”。c)點(diǎn)擊“ConfigureTargetDevice”下的“ManageConfigurationProject(iMPACT)”，出現(xiàn)右邊對(duì)話框，點(diǎn)擊“Finish”。選擇ConfiguredevicesusingBoundary-Scanchain(JTAG)，選擇AutomaticallyconnecttoacableandidentifyBoundary-Scanchain212010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)d)接下來出現(xiàn)AssignNewConfigurationFile對(duì)話框。這時(shí)從文件列表中選擇lamp_ctrl.bit文件，將會(huì)為JTAGchain上的xc3s200設(shè)備指定配置文件；若有警告窗口彈出，點(diǎn)擊 按鈕即可；選擇Bypass以跳過其他余下的設(shè)備e)右鍵點(diǎn)擊xc3s200device圖標(biāo)，選擇菜單項(xiàng)打開ProgrammingProperties對(duì)話框，點(diǎn)擊

后將會(huì)按鈕即可對(duì)硬件設(shè)備進(jìn)行下載編程。下載后驗(yàn)證是否滿足設(shè)計(jì)要求222010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)1.建立樓道控制的工程：lamp_ctrl.ise①依次點(diǎn)擊菜單→②在對(duì)話框中設(shè)置如下：a)b)ProjectName:Top-LevelSourceType:lamp_ctrlHDL③確認(rèn)②后點(diǎn)擊到設(shè)備屬性頁，設(shè)置：a)b)c)d)Family:Device:Package:Speed:Spartan-3XC3S200FT256-4④確認(rèn)后，一直點(diǎn)擊直到創(chuàng)建工程結(jié)束232010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)2.創(chuàng)建Verilog輸入源文件lamp_controller.v

①在Sources窗口空白處的右鍵菜單中選擇 ②在新建源文件向?qū)е羞x擇源類型為VerilogModule，輸入 文件名lamp_controller，勾選AddtoProject③連續(xù)點(diǎn)擊定義模塊輸入輸出引腳，點(diǎn)擊和④在Sources窗口中雙擊文件圖標(biāo)進(jìn)入Verilog代碼編輯窗口輸入輸出也可之后在程序中配置，這里留空以Verilog語言輸入邏輯功能描述樓道燈控制電路:門級(jí)語言描述`timescale1ns/1psmodulelam_ctrl(S1,S2,S3,F);inputS1;inputS2;inputS3;outputF;

wireAND_NS1NS2S3;wireAND_NS1S2NS3;wireAND_S1NS2NS3;wireAND_S1S2S3;wireNS1;wireNS2;wireNS3;AND3AND_1(.I0(NS3),.I1(NS2),.I2(S1),.O(AND_S1NS2NS3));AND3AND_2(.I0(NS3),.I1(S2),.I2(NS1),.O(AND_NS1S2NS3));AND3AND_3(.I0(S3),.I1(NS2),.I2(NS1),.O(AND_NS1NS2S3));AND3AND_4(.I0(S3),.I1(S2),.I2(S1),.O(AND_S1S2S3));INVINV1(.I(S1),.O(NS1));INVINV2(.I(S2),.O(NS2));INVINV3(.I(S3),.O(NS3));OR4OR_1(.I0(AND_S1S2S3),.I1(AND_NS1NS2S3),.I2(AND_NS1S2NS3),.I3(AND_S1NS2NS3),.O(F));Endmodule

242010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)modulelamp_controller(clk,S1,S2,S3,F);行為描述

parameterCOUNTER=28;//計(jì)數(shù)器的位數(shù)：28位

inputclk,S1,S2,S3;//輸入：時(shí)鐘、三個(gè)按鈕

outputF;//輸出：控制燈的亮、滅

wirew;

regy;

reg[COUNTER-1:0]count;

initialcount<=0;

assignw=S1^S2^S3;

always@(posedgeclk)

if(w||count<28‘hFFFF_FFF)begin

y<=1; count<=count+1;

endelsebegin

y<=0; count<=count;

end assignF=y;endmodule252010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)262010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)4.樓道控制電路代碼的綜合；在Processes①在Souces窗口選中文件 窗口運(yùn)行→②檢查綜合的電路結(jié)構(gòu)是否與設(shè)計(jì)目標(biāo)一致272010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)5.

建立基準(zhǔn)測(cè)試波形文件：lamp_controller_tbw.tbw①在Sources窗口右鍵菜單中選擇②選擇新建源文件類型TestBenchWaveForm，輸入文件名 并勾選AddtoProject③單擊直到，進(jìn)入輸入時(shí)鐘設(shè)置a)ClockInformationb)ClockTimingInformation

?ClockHighTime

?ClockLowTime

?InputSetupTime

?OutputValidDelay

?OffsetSingleClock,clkRisingEdge25ns25ns1ns1ns0nsc)InitialLengthofTestBench13000ns④點(diǎn)擊，進(jìn)入TestBenchWaveForm編輯窗口282010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)6.