數(shù)字電路第七章副本課件

第七章中規(guī)模通用集成電路及其應(yīng)用7．1常用中規(guī)模組合邏輯電路7．1．1二進(jìn)制并行加法器1.二進(jìn)制并行加法器是一種能并行產(chǎn)生兩個(gè)二進(jìn)制數(shù)算術(shù)和的邏輯部件，按其進(jìn)位方式的不同可分為串行進(jìn)位和超前進(jìn)位二進(jìn)制并行加法器。2.目前常用的串行進(jìn)位4位二進(jìn)制并行加法器有T692，超前進(jìn)位4位二進(jìn)制并行加法器有T693。3.T692和T693的邏輯電路圖分別如圖7．1(a)、(b)所示。其芯片的管腳排列圖和邏輯符號分別如圖7．2(a)、(b)所示。4.串行進(jìn)位加法器：速度慢5.超前進(jìn)位(又稱先行進(jìn)位)二進(jìn)制并行加法器。根據(jù)全加器的“進(jìn)位”輸出表達(dá)式：Ci=AiBi+(Ai+Bi)Ci-1定義：Gi=AiBi進(jìn)位產(chǎn)生函數(shù)Pi=Ai+Bi進(jìn)位傳遞函數(shù)Ci=AiBi+(Ai+Bi)Ci-1=Gi+PiCi-1當(dāng)i=1、2、3、4時(shí)，可得到4位并行加法器各位的進(jìn)位輸出表達(dá)式為C1=P1C0+G1C2=P2C1+G2C3=P3C2+G3C4=P4C3+G4經(jīng)代人整理后依次為C1=P1C0+G1C2=P2P1C0+P2G1+G2C3=P3P2P1C0+P3P2G1+P3G2+G3由上述表達(dá)式可知，各進(jìn)位輸出僅取決于Pi,Gi和C0。由于Pi、Gi取決于Ai，Bi,而Ai,Bi以及C0(一般情況下，C0在運(yùn)算前已預(yù)置)能同時(shí)提供，這就使得各位的進(jìn)位能同時(shí)產(chǎn)生，從而提高了運(yùn)算速度。例7．1用4位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)將8421碼轉(zhuǎn)換成余3碼的代碼轉(zhuǎn)電路。例7．2用4位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)4位二進(jìn)制并行加法／減法器。解設(shè)A和B分別為4位二進(jìn)制數(shù)，其中A=a4a3a2a1為被加數(shù)(或被減數(shù))，B=b4b3b2b1為加數(shù)(或減數(shù))，S=s4s3s2s1為和數(shù)(或差數(shù))。并令M為功能選擇變量，當(dāng)M=0時(shí)，執(zhí)行A+B；當(dāng)M=1時(shí)，執(zhí)行A-B。減法采用補(bǔ)碼運(yùn)算。可用一片4位二進(jìn)制并行加法器和4個(gè)異或門實(shí)現(xiàn)上述邏輯功能。具體可將4位二進(jìn)制數(shù)A直接加到并行加法器的A4、A3、A2和A1輸入端，4位二進(jìn)制數(shù)B通過異或門加到并行加法器的B4、B3、B2和B1輸入端。并將功能選擇變量M作為異或門的另一個(gè)輸入且同時(shí)加到并行加法器的C0進(jìn)位輸入端。使之，當(dāng)M=0時(shí)，C0=0，bi⊕M=bi⊕0=bi，加法器實(shí)現(xiàn)A+B；M=1時(shí)，C0=1，bi⊕M=bi⊕1=bi，加法器實(shí)現(xiàn)A+B+1，即A-B.其邏輯電路圖如圖7．4所示。例7.3用4位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)用余3碼表示的1位十進(jìn)制數(shù)加法器。解根據(jù)余3碼的特點(diǎn)，兩個(gè)余3碼表示的十進(jìn)制數(shù)相加時(shí)，需要對相加結(jié)果進(jìn)行修正。修正法則是：若相加結(jié)果無進(jìn)位產(chǎn)生，則和需要減3；若相加結(jié)果有進(jìn)位產(chǎn)生，則和需要加3。據(jù)此，可用兩片4位二進(jìn)制并行加法器和一個(gè)反相器實(shí)現(xiàn)給定功能，邏輯電路圖如圖7．5所示。

例7.4用4位二進(jìn)制并行加法器實(shí)現(xiàn)4位二進(jìn)制數(shù)乘法器的邏輯功能。解設(shè)兩個(gè)無符號4位二進(jìn)制數(shù)X和Y,X=x3x2x1x0Y=y3y2y1y0，則X和Y的乘積Z為一個(gè)8位二進(jìn)制數(shù)，可令Z=z7z6z5z4z3z2z1z0。兩數(shù)相乘求積的過程如下：x3x2x1x0*)y3y2y1y0y0x3y0x2y0x1y0x0y1x3y1x2y1x1y1x0y2x3y2x2y2x1y2x0y3x3y3x2y3x1y3x0z7z6z5z4z3z2z1z0

7．1．2譯碼器和編碼器1．譯碼器二進(jìn)制譯碼器的功能是將n個(gè)輸入變量變換成2“個(gè)輸出函數(shù)，且每個(gè)輸出函數(shù)對應(yīng)于n個(gè)輸入變量的一個(gè)最小項(xiàng)。因此，二進(jìn)制譯碼器一般具有n輸入端、2”個(gè)輸出端和一個(gè)(或多個(gè))使能輸入端。在使能輸入端為有效電平時(shí)，對應(yīng)每一組輸入代碼，僅一個(gè)輸出端為有效電平，其余輸出端為無效電平(與有效電平相反)。有效電平可以是高電平(稱為高電平譯碼)，也可以是低電平(稱為低電平譯碼)常見的MSI二進(jìn)制譯碼器有2-4線(2輸入4輸出)譯碼器、3-8線(3輸入8輸出)譯碼器和4-16線(4輸人16輸出)譯碼器等。圖7．7(a)、(b)、(c)所示分別是T4138型3-8線譯碼器的邏輯電路圖、管腳排列圖和邏輯符號。圖中，A2、A1、A0為輸入端，Y1,Y2,Y3,Y4,Y5,Y6,Y7為輸出端；S1,S2,S3為使能端，它的作用是禁止或選通譯碼器。該譯碼器真值表如表7．1所示。二-十進(jìn)制譯碼器的功能是將4位BCD碼的10組代碼翻譯成10個(gè)十進(jìn)制數(shù)字符號對應(yīng)的輸出信號。圖7．8所示為MSI二-十進(jìn)制譯碼器T331的邏輯電路圖。T331是一個(gè)將8421碼轉(zhuǎn)換成十進(jìn)制數(shù)字的譯碼器，其輸入A3—A0為8421碼，輸出Y0-Y9分別代表十進(jìn)制數(shù)字0—9。該譯碼器的真值表如表7．2所示。數(shù)字顯示譯碼器是不同于上述譯碼器的另一種譯碼器圖7．9所示為MSI七段顯示譯碼器74SL47的邏輯電路圖，它的輸出為低電平有效，即輸出為0時(shí)，對應(yīng)字段點(diǎn)亮；輸出為1時(shí)對應(yīng)字段熄滅。該譯碼器能夠驅(qū)動(dòng)七段顯示器顯示0-15共16個(gè)數(shù)字的字形。輸入A3、A2、A1和A0接收4位二進(jìn)制碼，輸出Qa、Qb、Qc、Qd、Qe、Qf和Qg，分別驅(qū)動(dòng)七段顯示器的a、b、c、d、e、f和g段。其真值表如表7．3所示。為了增加器件功能，擴(kuò)大器件應(yīng)用，七段顯示譯碼器74LS47增加了輔助功能控制信號LTI、RBI、BI／RBO。其中，LTI為測試輸入端，用來檢查顯示管的七段是否都能正常工作。當(dāng)LTI=0且BI=1時(shí)，不管其他輸人狀態(tài)如何，Qa--Qg均輸出有效的邏輯0，顯示管的七段均應(yīng)點(diǎn)亮；RBI為滅零輸入端，用來熄滅無意義0的顯示。當(dāng)RBI=0，LTI=1時(shí)，如果輸入數(shù)碼A3A2A1A0=0000，則輸為其他數(shù)值時(shí)，顯示管均能正常顯示；BI／RBO為熄滅輸人端／滅零輸出端，當(dāng)BI=0時(shí)，不管其他輸入狀態(tài)如何，顯示管七段均熄滅，這是為了降低系統(tǒng)功耗，在不需要觀察時(shí)全部熄滅顯示器。RBO與Ⅲ共用一個(gè)引出端，當(dāng)RBI為0且輸人數(shù)碼為0時(shí)，RBO為0，不顯示數(shù)字0，通常用來把有效數(shù)字前面的0滅掉。當(dāng)輔助功能控制信號均為1時(shí)，譯碼器完成正常譯碼顯示能七段譯碼顯示原理圖如圖7．10(a)所示，圖7．10(b)給出了七段顯示筆畫與0-15共16個(gè)數(shù)字的對應(yīng)關(guān)系。例7．5／用3—8線譯碼器T4138和適當(dāng)?shù)呐c非門實(shí)現(xiàn)全減器的功能。解實(shí)現(xiàn)對被減數(shù)、減數(shù)及來自相鄰低位的借位進(jìn)行減法運(yùn)算而得到差及向相鄰高位借位的邏輯電路稱為全減器。它的輸入為被減數(shù)Ai、減數(shù)Bi以及來自低位的借位Gi-1，輸出為差數(shù)Di和借位Gi。全減器的真值表如表7．4所示。由表7．4可寫出差數(shù)Di和借位Gi的邏輯表達(dá)式Di(Ai，Bi，Ci-1)=m1+m2+m4+m7=m1·m2·m4·m7Gi(Ai，Bi，Gi-1)=m1+m2+m3+m7=m1·m2·m3·m7用譯碼器T4138和與非門實(shí)現(xiàn)全減器功能時(shí)，只需將全減器的輸入變量Ai、Bi、Gi-1，分別與譯碼器的輸入A2、A1、A0相連接，譯碼器使能輸入端S1、S2、S3，接固定工作電平，便可在譯碼器輸出端得到3個(gè)變量的8個(gè)最小項(xiàng)的“非”。

例7．6；；用譯碼器和與非門實(shí)現(xiàn)邏輯函數(shù)F(A,B,C,D)=∑m(2,4,6,8,10,12,14)解題目給定的邏輯函數(shù)有4個(gè)邏輯變量，顯然可采用上例類似的方法用一個(gè)4-16線的譯碼器和與非門實(shí)現(xiàn)。此外，也可以充分利用譯碼器的使能輸入端，用3-8線譯碼器實(shí)現(xiàn)4變量邏輯函數(shù)。其方法是，用譯碼器的一個(gè)使能端作為變量輸入端，將兩個(gè)3-8線譯碼器擴(kuò)展成4-16線譯碼器。例如，用兩片T4138實(shí)現(xiàn)給定函數(shù)(見圖7．12)2．編碼器

二-十進(jìn)制編碼器邏輯功能：將十進(jìn)制的0-9這10個(gè)數(shù)字分別編成4位BCD碼。由10個(gè)輸入端代表10個(gè)不同數(shù)字，4個(gè)輸出端代表BCD代碼。最常見的有8421碼編碼器。圖7．13所示是按鍵式8421碼編碼器的邏輯電路圖。圖中I0-----I9代表10個(gè)按鍵，ABCD為代碼輸出端優(yōu)先編碼器優(yōu)先編碼器是數(shù)字系統(tǒng)中實(shí)現(xiàn)優(yōu)先權(quán)管理的一個(gè)重要邏輯部件。優(yōu)先編碼器的每個(gè)輸入具有不同的優(yōu)先級別，當(dāng)多個(gè)輸入信號有效時(shí)，它能識別輸入信號的優(yōu)先級別，并對其中優(yōu)先級別最高的一個(gè)進(jìn)行編碼圖7．14(a)、(b)、(c)所示分別為常見MSI優(yōu)先編碼器74LS148的邏輯電路圖、管腳排列圖和邏輯符號。圖中，I0-I7為8個(gè)輸入端，QA、QB和QC為3位二進(jìn)制碼輸出，因此，稱它為8-3線優(yōu)先編碼器，其真值表如表7．6所示。輸入Is和輸出Qs、QEX：容量擴(kuò)展時(shí)使用。Is為工作狀態(tài)選擇端(或稱允許輸入端)，當(dāng)Is=0時(shí)，編碼器工作，反之不進(jìn)行編碼工作；Qs為允許輸出端，當(dāng)允許編碼(即Is=0)而無信號輸入時(shí)，Qs為0。QEX為編碼群輸出端，當(dāng)允許編碼且有信號輸入(即I0-I7中至少有一個(gè)為0)時(shí)，QEX才為0。該優(yōu)先編碼器的各輸出邏輯表達(dá)式如下：Os=IsI0I1I2I3I4I5I6I7OEX=IS+ISI0I1I2I3I4I5I6I7=IS+OS=ISOSQC=ISI7+ISI6+ISI5+ISI4QB=ISI7+ISI6+ISI3I4I5+ISI2I4I5QA=ISI7+ISI5I6+ISI3I4I6+IsI1I2I4I6例7．7，用優(yōu)先編碼器74LS148設(shè)計(jì)一個(gè)能裁決16級不同中斷請求的中斷優(yōu)先編碼器。解設(shè)Iz15-Iz0為16個(gè)不同的中斷請求信號，下標(biāo)碼越大的優(yōu)先級別越高Qzd、Qzc、Qzb和Qza為中斷請求信號的編碼輸出，輸入和輸出均為低電平有效。Izs為允許輸入端，Qzs為允許輸出端QzEx為編碼群輸出端。根據(jù)74LSl48的功能，可用兩片74LSl48實(shí)現(xiàn)給定功能，邏輯圖如圖7．15所示。7．1．3多路選擇器和多路分配器多路選擇器和多路分配器是數(shù)字系統(tǒng)中常用的中規(guī)模集成電路。基本功能：完成對多路數(shù)據(jù)的選擇與分配、在公共傳輸線上實(shí)現(xiàn)多路數(shù)據(jù)的分時(shí)傳送。此外，還可完成數(shù)據(jù)的并-串轉(zhuǎn)換、序列信號產(chǎn)生等多種邏輯功能以及實(shí)現(xiàn)各種邏輯函數(shù)功能。1．多路選擇器多路選擇器(Multiplexer)又稱數(shù)據(jù)選擇器或多路開關(guān)，常用MUX表示。它是一種多路輸入、單路輸出的組合邏輯電路，其邏輯功能是從多路輸入中選中一路送至輸出端，輸出對輸入的選擇受選擇控制變量控制。常見的MSI多路選擇器有4路選擇器、8路選擇器和16路選擇器。圖7.16(a)、(b)、(c)分別是型號為T580的雙4路選擇器的邏輯電路圖、管腳排列圖和邏輯符號。圖7．16(a)所示的邏輯電路中有兩個(gè)4路選擇器。其中，D0-D3為數(shù)據(jù)輸入端；A1、A0為選擇控制端；W,W為互補(bǔ)輸出端。4路數(shù)據(jù)選擇器的真值表如表7．7所示。由真值表可知，當(dāng)A1A0=00時(shí)，W=D0；當(dāng)A1A0=01時(shí)，W=D1；當(dāng)A1A0=10時(shí)，W=D2；當(dāng)A1A0=11時(shí)，W=D3。即在A1A0的控制下，依次選中D0D3端的信息送至輸出端。W=A1A0D0+A1A0D1+A1A0D2+A1A0D3=∑miDi式中，mi為選擇變量A1、A0組成的最小項(xiàng)，Di為i端的輸入數(shù)據(jù)，取值等于0或1。例7．8用多路選擇器實(shí)現(xiàn)以下邏輯函數(shù)的功能：F(A，B，C)=∑m(2，3，5，6)解根據(jù)多路選擇器輸出表達(dá)式W=∑miDi的特點(diǎn)，可采用兩種不同規(guī)模的MUX實(shí)現(xiàn)給定函數(shù)的功能。方案1：采用8路數(shù)據(jù)選擇器。因?yàn)?路數(shù)據(jù)選擇器的輸出表達(dá)式為W=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7F(A,B,C)=ABC+ABC+ABC+ABC比較上二式，知：若使W=F，只須令：A2=A，A1=B，A0=CD0=D1=D4=D7=0，D2=D3=D5=D6=1用具有n個(gè)選擇控制變量的多路選擇器實(shí)現(xiàn)n個(gè)變量函數(shù)的一般方法：將函數(shù)的n個(gè)變量依次連接到MUX的n個(gè)選擇變量端，并將函數(shù)表示成最小項(xiàng)之和的形式。若函數(shù)表達(dá)式中包含最小項(xiàng)mi，則相應(yīng)MUX的Di接1，否則Di接0。對于具有n個(gè)變量的邏輯函數(shù)，完全可以用n-1個(gè)選擇變量的MUX實(shí)現(xiàn)。對于具有n個(gè)變量的邏輯函數(shù)，可以用n-1個(gè)選擇變量的MUX實(shí)現(xiàn)。方案Ⅱ：采用4路數(shù)據(jù)選擇器。4路選擇器具有2個(gè)選擇控制變量，當(dāng)用來實(shí)現(xiàn)3變量函數(shù)功能時(shí)，應(yīng)該首先從函數(shù)的3個(gè)變量中任選2個(gè)作為選擇控制變量，然后再確定選擇器的數(shù)據(jù)輸入。假定選A、B與選擇控制端A1、A0相連，則可將函數(shù)F的表達(dá)式表示成如下形式：F(A,B,C)=ABC+ABC+ABC+ABC=AB·0+AB(C+C)+AB·C+AB·C=AB·0+AB·1+AB·C+AB·C顯然，要使4路選擇器的輸出W與函數(shù)F相等，只需D0=0，D1=1，D2=C，D3=C。例7．9用4路選擇器實(shí)現(xiàn)4變量邏輯函數(shù)的功能，函數(shù)式為F(A，B，C，D)=∑m(1，2，4，9，10，11，12，14，15)解首先作出函數(shù)的卡諾圖如圖7．18(a)所示。用4路選擇器實(shí)現(xiàn)該函數(shù)時(shí)，應(yīng)從卡諾圖的4個(gè)變量中選出2個(gè)作為MUX的選擇控制變量。分別化簡圖7．18(a)中的每個(gè)子卡諾圖，見圖中實(shí)線圈(標(biāo)注這些圈對應(yīng)的“與”項(xiàng)時(shí)應(yīng)去掉選擇控制變量)，即可得到各數(shù)據(jù)輸入函數(shù)Di。該函數(shù)各數(shù)據(jù)輸入為D0=CD+CD=C⊕DD1=CD=C+DD2=C+DD3=C+D據(jù)此，可得到實(shí)現(xiàn)給定函數(shù)的邏輯電路圖如圖7．18(b)所示。除4路選擇器外，附加了4個(gè)邏輯門。如果選用變量B和C作為選擇控制變量，則各數(shù)據(jù)輸入函數(shù)對應(yīng)的卡諾圖(對應(yīng)變量A和D)如圖7．18(c)所示。經(jīng)卡諾圖化簡后，可得到各數(shù)據(jù)輸入函數(shù)為D0=D，D1=A+D=AD，D2=D，D3=A其邏輯電路圖如圖7．18(d)所示。例7．10用一片T580雙4路選擇器實(shí)現(xiàn)4變量多輸出函數(shù)。函數(shù)表達(dá)式為F1(A,B,C,D)=∑m(0,1,5,7,10,13,15)F2(A,B,C,D)=∑m(8,10,12,13,15)解作出F1、F2的卡諾圖如圖7．19所示。假定選取函數(shù)變量A、B作為MUX的選擇控制變量A1、A0，則Di對應(yīng)的子卡諾圖即為圖7．19所示卡諾圖的各列。若令T580的1W=F1，2W=F2，則化簡后可得1D0=C1D1=D1D2=CD1D3=D2D0=02D1=02D2=D2D3=C+D2．多路分配器多路分配器(Demultiplexer)又稱數(shù)據(jù)分配器，常用DEMUX表示。其結(jié)構(gòu)與多路選擇器正好相反，它是一種單輸入、多輸出的邏輯部件，從哪一路輸出由選擇控制變量決定。圖7．21所示為4路分配器的邏輯電路圖和邏輯符號。圖7．21(b)中，D為數(shù)據(jù)輸人端，A1、A0為選擇控制輸入端，f0--f3為數(shù)據(jù)輸出端。其功能表如表7．8所示。。由功能表可知，4路分配器的輸出表達(dá)式為f0=A1A0D=m0Df1=A1A0D=m1Df2=A1A0D=m2Df3=A1A0D=m3D式中，mi(i=03)是選擇控制變量的4個(gè)最小項(xiàng)。多路分配器常與多路選擇器聯(lián)用，以實(shí)現(xiàn)多通道數(shù)據(jù)分時(shí)傳送。通常在發(fā)送端由MUX將各路數(shù)據(jù)分時(shí)送上公共傳輸線(總線)，接收端再由DEMUX將公共線上的數(shù)據(jù)適時(shí)分配到相應(yīng)的輸出端。圖7.22所示是利用一根數(shù)據(jù)傳輸線分時(shí)傳送8路數(shù)據(jù)的示意圖，在公共選擇控制變量ABC的控制下，實(shí)現(xiàn)Di---fi的傳送(i=0--7)。例7.11用8路選擇器和3-8線譯碼器構(gòu)造一個(gè)3位二進(jìn)制數(shù)等值比較器。解設(shè)比較的兩個(gè)3位二進(jìn)制數(shù)分別為ABC和XYZ，將譯碼器和多路選擇器按圖7．23所示進(jìn)行連接，即可實(shí)現(xiàn)ABC和XYZ的等值比較。從圖7.23可知，當(dāng)譯碼器的使能端S3、S2接地，S1接“1”時(shí)，電路處于工作狀態(tài)。若ABC=XYZ，則多路選擇器的輸出F=0，否則F=1。當(dāng)ABC=010時(shí)，譯碼器輸出Y2=0，其余均為1。若多路選擇器選擇控制變量XYZ=ABC=010，則選通D2送至輸出端F，由于D2=Y2=0，故F=0；若XYZ?010，則多路選擇器會(huì)選擇D2之外的其他數(shù)據(jù)輸入送至輸出端F，由于與其余數(shù)據(jù)輸入端相連的譯碼器輸出均為1，故F為1。用類似方法，采用合適的譯碼器和多路選擇器可構(gòu)成多位二進(jìn)制數(shù)比較器。

7．2常用中規(guī)模時(shí)序邏輯電路7.2.1計(jì)數(shù)器計(jì)數(shù)器是一種對輸入脈沖進(jìn)行計(jì)數(shù)的時(shí)序邏輯電路，被計(jì)數(shù)的脈沖信號稱作“計(jì)數(shù)脈沖”。計(jì)數(shù)器中的“數(shù)”是用觸發(fā)器的狀態(tài)組合來表示的，在計(jì)數(shù)脈沖作用下使一組觸發(fā)器的狀態(tài)逐個(gè)轉(zhuǎn)換成不同的狀態(tài)組合來表示數(shù)的增加或減少，即可達(dá)到計(jì)數(shù)的目的。計(jì)數(shù)器在運(yùn)行時(shí)，所經(jīng)歷的狀態(tài)是周期性的，總是在有限個(gè)狀態(tài)中循環(huán)，通常將一次循環(huán)所包含的狀態(tài)總數(shù)稱為計(jì)數(shù)器的“?！薄Ｓ?jì)數(shù)器的種類很多。按其工作方式可分為同步計(jì)數(shù)器和異步計(jì)數(shù)器；按其進(jìn)位制可分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù)器；按其功能又可分為加法計(jì)數(shù)器、減法計(jì)數(shù)器和加／減可逆計(jì)數(shù)器目前，MSI計(jì)數(shù)器有各種不同型號，現(xiàn)以4位二進(jìn)制同步可逆計(jì)數(shù)器T4193為例進(jìn)行討論。表7．9給出了T4193各輸入端和輸出端的功能。該計(jì)數(shù)器能對輸入脈沖進(jìn)行累加或累減計(jì)數(shù)，其電路功能如表7．10所示。T4193的邏輯電路圖、管腳排列圖及邏輯符號分別如圖7．24(a)、(b)、(c)所示。由表7．10可知，當(dāng)Cr為高電平時(shí)，計(jì)數(shù)器被清除為“0”；當(dāng)LD為低電平時(shí)，計(jì)數(shù)器被預(yù)置為A、B、C、D端輸入的值；當(dāng)計(jì)數(shù)脈沖由CPU端輸入時(shí)，計(jì)數(shù)器進(jìn)行累加計(jì)數(shù)；當(dāng)計(jì)數(shù)脈沖由CPD端輸入時(shí)，計(jì)數(shù)器進(jìn)行累減計(jì)數(shù)。構(gòu)成模小于16的計(jì)數(shù)器例7．12用4位二進(jìn)制同步可逆計(jì)數(shù)器T4193構(gòu)成模10加法計(jì)數(shù)器。解假設(shè)計(jì)數(shù)器的初始狀態(tài)為Q3Q2Q1Q0=0000，其狀態(tài)變化序列如下：0000—0001—0010—0011—01001001—1000—0111—0110—0101根據(jù)T4193的功能表，可用圖7．25所示邏輯電路實(shí)現(xiàn)模10加法器的功能。圖中，LD和CPD接邏輯1，CPu接計(jì)數(shù)脈沖CP，T4193工作在累加計(jì)數(shù)狀態(tài)。當(dāng)計(jì)數(shù)器輸出由1001變?yōu)?010時(shí)，圖中與門輸出為1，該信號接至清除端Cr，使計(jì)數(shù)器狀態(tài)立即變?yōu)?000，當(dāng)下一個(gè)計(jì)數(shù)脈沖到達(dá)時(shí)，再由0000--0001，繼續(xù)進(jìn)行加1計(jì)數(shù)。7．13用4位二進(jìn)制同步可逆計(jì)數(shù)器T4193構(gòu)成模12減法計(jì)數(shù)器。解設(shè)計(jì)數(shù)器的初始狀態(tài)為Q3Q2Q1Q0=1111，其狀態(tài)變化序如下：1111--1110—1101--1100---1011—10100100--0101---0110—0111—1000--1001模12減法計(jì)數(shù)器的邏輯電路圖如圖7．26所示。圖中，T4193的Cr端接地，CPU接邏輯1，CPD接計(jì)數(shù)脈沖CP，LD端受初態(tài)設(shè)置端和計(jì)數(shù)器狀態(tài)的控制，當(dāng)LD為1時(shí)T4193工作在減法計(jì)數(shù)狀態(tài)。初態(tài)設(shè)置端平時(shí)為1，在電路開始工作時(shí)通過一個(gè)負(fù)脈沖信號置人初態(tài)“1111'’，使電路在計(jì)數(shù)脈沖作用下開始減1計(jì)數(shù)。當(dāng)計(jì)數(shù)器輸出由0100變?yōu)?011時(shí)，圖中或門輸出由1變?yōu)?，并經(jīng)與門送至LD端，使計(jì)數(shù)器立即置人1111，當(dāng)下一脈沖到來時(shí)繼續(xù)進(jìn)行減1計(jì)數(shù)。2．構(gòu)成模大于16的計(jì)數(shù)器例7．14用兩片T4193型4位二進(jìn)制同步可逆計(jì)數(shù)器構(gòu)成模(147)10。的加法計(jì)數(shù)器。解設(shè)計(jì)數(shù)器狀態(tài)變化序列為(0)10--(146)10。，當(dāng)計(jì)數(shù)器狀態(tài)由(146)10進(jìn)入(147)10時(shí)，令其進(jìn)入(0)10，根據(jù)T4193的功能，可作出模(147)10加法計(jì)數(shù)器的邏輯電路圖如圖7．28所示.圖中，片I和片Ⅱ的CPD端、LD端均接1，Cr端為清除控制端。計(jì)數(shù)脈沖由片I的CPU端輸入，片I的進(jìn)位輸出脈沖巧Qcc經(jīng)反相后作為片Ⅱ的計(jì)數(shù)脈沖。工作時(shí)先將計(jì)數(shù)器清零，在計(jì)數(shù)脈沖到來后，計(jì)數(shù)器開始加1計(jì)數(shù)，當(dāng)計(jì)數(shù)器的狀態(tài)Q7Q6Q5Q4Q3Q2Q1Q0=10010011時(shí)，產(chǎn)生一個(gè)高電子，又將計(jì)數(shù)器清零，實(shí)現(xiàn)了模147加法計(jì)數(shù)。7．2．2寄存器寄存器是數(shù)字系統(tǒng)中用來存放數(shù)據(jù)或運(yùn)算結(jié)果的一種常用邏輯部件，屬于中規(guī)模集成電路。它除了具有接收數(shù)據(jù)、保存數(shù)據(jù)和傳送數(shù)據(jù)等基本功能外，為了滿足實(shí)際應(yīng)用的需要，通常具有左、右移位，串、并輸入，串、并輸出以及預(yù)置、清零等多種功能，從而構(gòu)成多功能寄存器中規(guī)模集成電路寄存器的種類很多，T1194型是4位雙向移位寄存器，其輸入端和輸出端的功能如表7．11所示。圖7．29(a)、(b)和(c)分別給出了常用的T1194的邏輯電路圖、管腳排列圖和邏輯符號。T1194的功能如表7。12所示。例7.15用T11944位雙向移位寄存器構(gòu)成模4計(jì)數(shù)器。計(jì)數(shù)器狀態(tài)Q0Q1Q2Q3的變化序列為1100—0110—0011—1001———————————解由T1194的功能表可知，要滿足計(jì)數(shù)狀態(tài)變化序列，只需將D0D1D2D3接1100，DR與Q3