集成電路第8章I0課件

第七章輸入、輸出緩沖器2/6/20231

第一節(jié)輸入緩沖器一、輸入緩沖器有兩方面作用：1.作為電平轉(zhuǎn)換的接口電路；2.提高輸入信號的驅(qū)動能力。有些外部輸入信號，如時鐘信號，需要驅(qū)動片內(nèi)很多電路的輸入，對這種大扇入情況需要經(jīng)過輸入緩沖器。二、在CMOSIC中一般可以用兩級反相器作輸入緩沖器，第一級反相器兼有電平轉(zhuǎn)換的功能?？紤]到整機的兼容性，要求CMOSIC能接受TTL電路的輸出邏輯電平，標準的TTL電路的邏輯電平為：,。考慮到最壞情況，要求CMOSIC能接受的輸入電平范圍是這樣的電平如果直接送入邏輯電路的輸入端，將使CMOS電路不能正常工作。2/6/20232

第一節(jié)輸入緩沖器要通過輸入緩沖器轉(zhuǎn)換成合格的CMOS邏輯電平，再送到其他電路的輸入端?？梢酝ㄟ^一個專門設計的CMOS反相器實現(xiàn)電平轉(zhuǎn)換，它的邏輯閾值設計在輸入高、低電平范圍之間，即若，則要求輸入級反相器的比例因子為由于，這就要求，也就是說輸入級反相器中的NMOS管要取較大的寬長比，這將增加電路的面積。另外，當輸入為或時，反相器處在轉(zhuǎn)變區(qū)邊緣，將引起附加的功耗。2/6/20233

第一節(jié)輸入緩沖器2/6/20235

第一節(jié)輸入緩沖器CMOS史密特觸發(fā)器電路也是實現(xiàn)電平轉(zhuǎn)換的接口電路，它是一種閾值轉(zhuǎn)換電路，當輸入信號從低電平向高電平變化時，必須大于閾值V+才能使輸出電平下降；當輸入信號從高電平向低電平變化時，必須小于閾值電壓V-才能使輸出電平上升。2/6/20236

第一節(jié)輸入緩沖器CMOS史密特觸發(fā)器的正向閾值，或叫正向觸發(fā)電平其中用史密特觸發(fā)器作輸入級，當接受TTL輸入電平時，即使接近或大于NMOS管的閾值，只要，輸出就是合格的CMOS高電平。從高電平向低電平變化時的反向閾值，即反向觸發(fā)電平2/6/20237

第一節(jié)輸入緩沖器2/6/20239

第二節(jié)輸入保護電路一、柵擊穿問題MOS晶體管是絕緣柵場效應器件。當柵極加電壓時會在柵氧化層中形成一定的電場，電壓越高或者柵氧化層越薄，電場強度越大。當上氧化層上的電場超過一定的強度，會引起氧化層擊穿，造成MOS器件永久性破壞。引起氧化層本征擊穿的電場在范圍。若，允許的最大柵壓為；若，則由于MOS晶體管的柵極，即集成電路的輸入端，會受到外界的各種干擾而形成很高的柵壓。由于MOS晶體管柵極和其他電極之間是絕緣的，外界引入的各種雜散電荷將在柵上積累，形成等效柵壓，這種靜電引起的等效柵壓將會造成柵擊穿。2/6/202310

第二節(jié)輸入保護電路一、柵擊穿問題例如：一個作為輸入端的MOS晶體管，若使等效柵壓達到柵擊穿電壓50V，柵上需要積累的電荷為因此只要很少的電荷就可以引起柵擊穿。人體所帶的靜電荷足以引起上千伏的柵壓，因此防止雜散的靜電荷引起柵擊穿是很重要的。2/6/202311

第二節(jié)輸入保護電路二、輸入保護電路當外界干擾或靜電感應使輸入端有很高的電壓時，高電壓可以使二極管擊穿。只要設計二極管的擊穿電壓小于MOS晶體管的柵擊穿電壓，首先使D擊穿，產(chǎn)生的大電流在R上引起壓將，從而使加在MOS晶體管柵極的電壓降低，防止了柵擊穿。電阻R還有限流的作用，防止二極管擊穿引起過大的電流而被燒壞。由于干擾信號包括靜電引起的輸入端高電壓都是瞬時的脈沖信號，只要電流不是非常大，二極管不會被燒壞，從而可以繼續(xù)起保護作用。這種單二極管保護電路非常簡單，占用面積也小，但是對于CMOSIC輸入級的NMOS和PMOS兩個晶體管的柵極不能都有很好的保護作用。2/6/202313

第二節(jié)輸入保護電路二、輸入保護電路2、上圖所示可以很好保護NMOS管柵極，但是對PMOS管柵極保護作用較差。若把二極管接在VDD和輸入端之間，則對PMOS管柵極保護作用好而對NMOS柵極保護差。因此，CMOSIC中一般都采用雙二極管保護電路，用兩個二極管和一個電阻構(gòu)成的保護電路。2/6/202314

第二節(jié)輸入保護電路二、輸入保護電路其中D1是p+n-二極管，D2是n+p-二極管，R是多晶硅電阻。這種保護電路對NMOS管和PMOS管都有很好的保護作用。這種保護電路的缺點是占用面積較大，不僅因為增加了一個二極管，而且為了防止閂鎖效應，在兩個二極管周圍都要增加保護環(huán)。2/6/202315

第二節(jié)輸入保護電路CMOS電路版圖中的閂鎖效應2/6/202317

第二節(jié)輸入保護電路CMOS電路版圖中的閂鎖效應在正常工作狀態(tài)下，PNPN四層結(jié)構(gòu)之間的電壓不會超過Vtg，因此它處于截止狀態(tài)。但在一定的外界因素觸發(fā)下，例如由電源或輸出端引入一個大的脈沖干擾，或受r射線的瞬態(tài)輻照，使PNPN四層結(jié)構(gòu)之間的電壓瞬間超過Vtg，這時，該寄生結(jié)構(gòu)中就會出現(xiàn)很大的導通電流。只要外部信號源或者Vdd和Vss能夠提供大于維持電流Ih的輸出，即使外界干擾信號已經(jīng)消失，在PNPN四層結(jié)構(gòu)之間的導通電流仍然會維持，這就是所謂的“閂鎖”現(xiàn)象。一旦發(fā)生閂鎖效應，CMOS電路的電源和地之間就處于近似短路的狀態(tài)，這勢必破壞電路的正常工作。此時只有將電源關斷，然后重新接通，電路才可能恢復正常工作。如果這種電流不加限制，最終將使整個電路燒毀。2/6/202318

第二節(jié)輸入保護電路CMOS電路版圖中的閂鎖效應產(chǎn)生閂鎖效應的基本條件有三個：（1）外界因素使兩個寄生三極管的EB結(jié)處于大于等于0.7的正向偏置。（2）兩個寄生三極管的電流放大倍數(shù)乘積大于1：（3）電源所提供的最大電流大于寄生可控硅導通所需要的維持電流Ih。2/6/202319

第二節(jié)輸入保護電路防止閂鎖效應的措施：（1）減小阱區(qū)和襯底的寄生電阻Rw和Rs，這樣可以減小寄生雙極管發(fā)射結(jié)的正向偏壓，防止Q1和Q2導通。（2）降低寄生雙極晶體管的增益，增大基區(qū)寬度可以降低雙極管的增益，如適當加大阱區(qū)深度；從版圖上保證NMOS和PMOS的有源區(qū)之間有足夠大的距離。（3）使襯底加反向偏壓，即p型襯底接一個負電壓而不是地，這樣可以降低寄生NPN管的基極電壓，使其不易導通。（4）加保護環(huán)，這時比較普遍采用的防護措施。保護環(huán)起到削弱寄生NPN晶體管和寄生PNP晶體管之間的耦合作用。在NMOS周圍增加接地的p+保護環(huán)，在PMOS周圍增加接Vdd的n+保護環(huán)，這會增加面積。2/6/202321

第二節(jié)輸入保護電路防止閂鎖效應的措施：2/6/202322

第二節(jié)輸入保護電路防止閂鎖效應的措施：（5）用外延襯底，在先進的CMOS工藝中，采用p+襯底上有p-外延層的硅片，p-外延層較薄，大約比n阱深幾個微米。這樣使寄生pnp晶體管的集電極電流主要被p+襯底收集，從而極大減小了寄生NPN晶體管的基極電流，使NPN晶體管失去作用。（6）采用SOICMOS技術是消除閂鎖效應的最有效途徑。由于SOICMOS器件的有源區(qū)完全有二氧化硅包圍隔離，不會形成縱向和橫向的寄生雙極晶體管，從根本上避免了閂鎖效應。2/6/202323

第二節(jié)輸入保護電路二、輸入保護電路3、在CMOSVLSI中還可以用一個柵接地的NMOS管和一個柵接電源的PMOS管共同構(gòu)成輸入保護電路，由于保護電路的MOS管尺寸較大，其源漏區(qū)pn結(jié)又可以起到二極管保護作用。保護電路MOS管的寬長比（W/L）一般在200以上。2/6/202325

第三節(jié)輸出緩沖器當一個電路的輸出要驅(qū)動一個很大的負載電容時，為了保證電路有一定的工作速度，必須使電路的輸出既能提供足夠大的驅(qū)動電流。因為電路的延遲時間可近似用下式表示：在一定負載電容和邏輯擺幅的情況下，要減小電路的延遲時間必須增大MOS管的驅(qū)動電流；要增大驅(qū)動電流只有增大輸出級MOS管的寬長比，而這樣將加大前一級的負載電容，影響前一級的工作速度。因此在驅(qū)動很大負載電容時，如扇出很大的情況或是接到片外的輸出端，需要經(jīng)過一個輸出緩沖器電路或叫輸出驅(qū)動器2/6/202326

第三節(jié)輸出緩沖器為了驅(qū)動很大的負載電容，可以用反相器鏈作輸出緩沖器，用幾級反相器串聯(lián)，使反相器的尺寸逐級加大。為了使加入緩沖器后的總延遲時間最小，對反相器鏈需要進行優(yōu)化設計，也就是確定合適的反相器鏈的級數(shù)以級反相器逐級增大的比例，使反相器的延遲時間最小。

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第三節(jié)輸出緩沖器每級反相器都有它的輸入電容和輸出電容，這些電容的大小與反相器中MOS管的寬長比有關。反相器的輸入電容可近似用下式計算：反相器的輸出電容為：盡管MOS晶體管的漏pn結(jié)電容不是直接與管子的W有關，但是pn結(jié)面積也是與W成正比例的，可以近似認為對第i級反相器，它的負載電容可用下式近似計算其中為第一級反相器的輸入電容，即緩沖器的輸入電容。2/6/202329

第三節(jié)輸出緩沖器反相器鏈中的每一級反相器的延遲時間可近似為其中為第i級反相器中MOS管的導通電阻，R1為第1級反相器中MOS管的導通電阻。把的表達式代入上式得到A是與比例因子無關的常數(shù)。N級反相器構(gòu)成的反相器鏈的總延遲時間是：2/6/202330

第三節(jié)輸出緩沖器反相器鏈優(yōu)化設計的目標是尋找反相器逐級增大的適當比例，使總延遲時間最小。只有當使反相器鏈中的反相器應按固定的因子S逐級增大尺寸，即把最終的負載電容看作第n+1級反相器的輸入電容，則有因此得到反相器鏈設計的比例因子2/6/202331

第三節(jié)輸出緩沖器一般反相器的第一級尺寸按內(nèi)部電路的尺寸設計，因此是已知的，若知道了最終要驅(qū)動的負載電容和反相器鏈的級數(shù)，就可以確定每一級反相器的設計尺寸，即反相器的總延遲時間可以表示為級數(shù)n和比例因子S的函數(shù)由于MOS晶體管的輸入電容比它的輸出電容大很多，且S是大于1的比例因子，因此在計算延遲時間時可以忽略第一項2/6/202332

第三節(jié)輸出緩沖器把S的表達式代入上式求解，可以得到一個n的優(yōu)化設計結(jié)果則采用n級反相器鏈作驅(qū)動器驅(qū)動大的負載電容，各個反相器逐級增大e倍，可以使驅(qū)動器總的延遲時間最短。要想電路總的延遲時間最小，并不意味著經(jīng)過的邏輯門的級數(shù)最少，而是要使每級邏輯門的負載電容與其驅(qū)動能力有一個適當?shù)谋壤?/6/202333

第四節(jié)脫片輸出驅(qū)動級對于接到片外的最終輸出級反相器的設計，要考慮三方面因素（1）輸出要和TTL電路兼容（2）要有足夠大的輸出驅(qū)動能力（3）輸出靜電保護一、CMOSIC輸出與TTL接口設計一般要求CMOSIC的輸入出至少能驅(qū)動一個TTL門，也就是要求CMOS電路的輸出和TTL電路的輸入之間滿足電平匹配和電流匹配的要求：N是實際扇出系數(shù)。2/6/202334

第四節(jié)脫片輸出驅(qū)動級

對標準TTL電路為了使CMOS電路的輸出能與TTL電路兼容，對CMOSIC輸出級的要求是2/6/202335

第四節(jié)脫片輸出驅(qū)動級由于CMOS電路的邏輯擺幅遠大于TTL電路的邏輯擺幅，電平匹配不成問題。輸出高電平時的電流匹配要求也很容易滿足。為了使輸出低電平時滿足電流匹配的要求，必須使時有足夠大的導通電流。當時，NMOS管處于線性區(qū)導通：若要求，則NMOS管的寬長比應為CMOSIC輸出驅(qū)動一個TTL門的要求是很容易滿足的。2/6/202336

第四節(jié)脫片輸出驅(qū)動級二、輸出驅(qū)動能力設計對于脫片輸出級，需要驅(qū)動包括壓點、封裝引線以及印刷電路板的寄生電容，這些電容總和可以達到幾十甚至幾百PF。驅(qū)動這樣大的負載電容，需要用反相器鏈作驅(qū)動器。如果簡單地接反相器鏈的設計方法，可能需要的反相器級數(shù)太多，占用面積太大。一般根據(jù)實際負載電容的大小及對輸出級上升、下降時間的要求設計出最終輸出級，然后根據(jù)反相器鏈的優(yōu)化設計方法設計前幾級反相器。2/6/2023372/6/202338

第四節(jié)脫片輸出