時鐘芯片的低功耗設計

時鐘芯片的低功耗設計時鐘芯片廣泛地應用于各種需要記錄特定時間的設備中。對于便攜式設備，時鐘芯片的功耗對維持整個系統(tǒng)的正常時間記錄是非常重要的。芯片具有較低的功耗，可以滿足更長的工作時間要求。在嵌入式系統(tǒng)中，時鐘芯片是工作頻率較高的電路，降低其功耗，對于整個系統(tǒng)的功耗降低有著顯著的作用。在低功耗ASIC設計中，前端的邏輯設計和后端的物理設計結合得越來越密切。系統(tǒng)的低功耗設計必須從設計的各個層次上加以考慮，以實現(xiàn)整體優(yōu)化設計。在前端邏輯設計中，從分析功耗物理特性入手，進行功耗估計，為低功耗的整體設計提供理論依據(jù)，然后在后端的電路實現(xiàn)上加以控制，這樣就可以更好地達到降低芯片功耗的目的。而且還可以降低設計成本，縮短設計周期。本文采用自頂而目的設計原則，從體系結構到電路實現(xiàn)上分層次探討了時鐘芯片的功耗來源，并采取相應的控制手段實現(xiàn)芯片的低功耗設計。1時鐘電路功耗分析1.1CMOS電路功耗分析對于CMOS集成電路，影響功耗的因素主要包括三個部門：動態(tài)功耗、短路功耗和靜態(tài)功耗。由于動態(tài)功耗占CMOS電路總功耗的80%以上，因此在功耗設計上主要考慮如何降低這部分功耗。動態(tài)功耗Pd可用下式表示：Pd=ClVDD2f0-l⑴式中，CL為輸出節(jié)點的總負載電容；VDD為工作電壓，也是CMOS電路的邏輯擺幅；f0一1為開關活性因子。下面就來分析與時鐘芯片功耗設計密切相關的兩個因素。1.1.1功耗與工作電壓VDD的關系從（1）式中可以看出，降低工作電壓會使功耗呈平方律下降，因此絕大多數(shù)低功耗設計都首先考慮采用盡可能低的工作電壓。但對于確定的工藝，如果電源電壓過低，將會導致電路性能下降。當電源電壓降低到接近PMOS和NMOS晶體管的閾值電壓值之和時，延遲時間急劇增大，器件的工作速度下降，功耗反而增加。1.1.2功耗與開關活性因子f0一1的關系對于CMOS邏輯器件，只有當輸出節(jié)點出現(xiàn)0到1的邏輯轉換時，才從電源吸引能量。因此影響開關活性因子的因素有兩個，一個是輸入信號變化頻率，另一個是電路的邏輯類型、所實現(xiàn)的功能和整個網(wǎng)絡的拓撲結構。對于開關活性因子?0一1，可用下式表示：f0一1=P0一1f（2）式中，P0-1是器件開關的概率，即輸入從0到1發(fā)生轉變的概率，它和組成電路的邏輯類型有關。f為輸入信號變化的頻率，即器件工作頻率。由（2）式可知，器件的開關概率P0-1和工作頻率f與動態(tài)功耗成正比。此外，COMS門的充電時間和節(jié)點負載電容等都是影響功耗的因素，需要在電路的具體實現(xiàn)中加以控制。1.2時鐘電路低功耗分析1.2.CMOS電路的標準工作電壓為5V，這對于工作頻率較高的電路而言，功耗是非常大的。為降低芯片的整體功耗，考慮在開關活性因子較高的電路上采用低于給定工作電壓的設計。由時鐘芯片的工作原理可知，時鐘信號發(fā)生器是整個芯片中工作頻率最高的電路，它包括振蕩電路和分頻電路兩部分。其中，振蕩電路的工作頻率與外接晶振的頻率相同，器件開關因子最高，功耗最大。如果能夠降低這部門MOS器件的工作電壓，合理地設計主要功耗元件的特性參數(shù)，降低工作電流，就可以有效地降低功耗；分頻電路，尤其是工作在前面幾級的分頻電路，器件的開關活性因子也很高。因此在分頻電路中，同樣采用降低工作電壓的方法來降低功耗。通過電路功能分析可知，前面1:8分頻的電路的工作頻率是最高的，這部分電路的功耗占整個分頻電路總功耗的80%左右，因此低功耗設計應以降低這部分電路的功耗為目標。2低功耗時鐘信號發(fā)生器電路設計低功耗時鐘信號發(fā)生器總體設計電路圖如圖1所示。2.1振蕩電路低功耗設計圖2低功耗振蕩電路振蕩電路是由晶振、電容C0、C1、反向器及電阻R1構成，其中反向器與電阻R1組成包饋網(wǎng)絡，X0、X1兩個引腳用來外接晶振，如圖2所示。由于反向器的工作頻率和晶振的工作頻率相同，而且反向器的開關

概率為1,因為它是主要的功耗元件。在進行低功耗設計時，首先應考慮采用較低的工作電壓，并保證在這個電壓下，使器件的平均工作電流盡可能地小、RC網(wǎng)絡的充放電時間盡可能地短。對CMOS器件，根據(jù)其傳輸特性，在飽和區(qū)有:5-牛⑶址?（中〃）@喝一片） （4）式中，Vov是電壓裕量，它表示柵源電壓VGS與閾值電壓VT相比高出的部分;k'是跨導參數(shù)，與遷移率成正比；ID為漏電流；W/L為器件寬長比。當反向器的工作電壓較低時，要使之具有好的電壓傳輸特性，就要在VOV較小的情況下，盡量選擇較大的寬長比W/L和較小的漏電流ID。因此，對MOS管的結構參數(shù)以及工作電流進行控制，使之在采用較低的工作電壓時也能滿足所要求的工作頻率，這是實現(xiàn)低功耗振蕩器設計的關鍵。值得注意的是，雖然當閾值電壓和工作電壓一起減小時，電路的功耗顯著降低，但由于閾值電壓的值與工藝參數(shù)有關，當閾值電壓減小到一定程度時，能量又隨閾值電壓的減小而增加。從上面分析中可以看出，在振蕩電路工作電壓的選擇上，由于要考慮所采用的工藝以及器件的工作速度，因此不能一味地追求很低的工作電壓，要對整個電路功能的實現(xiàn)做全面考慮。振蕩器的基本是Pierce模型。在工作電壓較低的時候，要選擇合理的寬長比W/L為滿足閾值電壓的要求，但由（4）式可知，寬長比W/L與工作電流ID成正比。寬長比W/L的增加，又帶來了兩方面問題，即工作電流ID的增大和管子尺寸增加。為了減小ID，在NMOS管和PMOS管兩端應各接一個有源電阻（M2、M3）來對工作電流進行分流；另一方面，管子尺寸的增加，使得擴散電容和負載電容CL也增加了，這會導致電路充放電時間增加，引起額外功耗。因此，對寬長比W/L的選擇是決定振蕩電路功耗的一個關鍵參數(shù)。具體電路參見圖2。為了觀察振蕩電路的輸出特性是否滿足低功耗設計要求，用Spectres軟件作了仿真。從圖3的仿真結果可以看出，當Vdd1=1.8V、晶振頻率為32.768kHz時，輸出滿足系統(tǒng)要求。llmskO|0.40.12§0.9llmskO|0.40.12§0.90"ms—Fn工iai.//mg為了滿足時鐘模塊的輸入要求，采用多級分頻電路對來自振蕩電路的高頻信號進行分頻處理。由于分頻電路的分頻級數(shù)較多，而且每一級分頻電路的工作頻率是以倍數(shù)等比下降的，因此，因此分頻電路工作電壓的設計應用考慮各級之間的輸入和輸出的關系。可以將分頻電路分為兩部分，前三級為高頻部分，采用較低的工作電壓，然后加一個電平轉換器，把經(jīng)過1：8分頻后的輸出電壓提升到標準工作電壓；后面部分為低頻部分，包括12級分頻電路，采用標準工作電壓。這一部分分頻電路可采用帶復位的鎖相環(huán)，以實現(xiàn)對時鐘電路復位和測試的控制。由于振蕩電路和第一級分頻電路的輸入信號的頻率為晶振頻率，因此采用最低的工作電壓Vddl，以期將功耗降下來；對于第二級和第三級，采用的工作電壓Vdd2比第一級略高；在第三級分頻后加一個緩沖器和電平轉換電路，采用的工作電壓Vdd3高于Vdd2，即Vdd1<Vdd,Vdd為5V標準工作電壓，如圖1所示。這里采用Vdd3主要是考慮和后面工作在標準電壓下的低頻部分進行電平轉換，以及在測試時對不同頻率的輸出信號進行控制。前三級分頻器電路由靜態(tài)主從型D觸發(fā)器和傳輸門組成，時鐘信號通過傳輸門加到鎖存器兩端。前一級的輸出為后一級的輸入。通過Spectres軟件對前三級分頻器的輸出特性進行仿真可知，當工作電壓最低為2V左右時，仍能保持正常工作，滿足低功耗設計要求。綜上所述，ASIC低功耗設計應從多層次設計上考慮降低功耗問題。首先應從CMOS電路的功耗為源探討降低功耗的電路的體系結構，