第8次課-第3章門電路

對(duì)于TTL反相器，輸入電流隨輸入電壓的變化關(guān)系，稱為輸入特性，其輸入端的等效電路如圖3.5.12所示。一、輸入特性3.5.3TTL反相器的靜態(tài)輸入特性和輸出特性a.輸入為低電平時(shí)，即vI＝0.2V，若VCC＝5V，則TTL反相器的輸入電流為當(dāng)vI＝0時(shí)此電流IIS稱為輸入短路電流，在TTL門電路手冊(cè)中給出，由于和輸入電流值相近，故分析和計(jì)算時(shí)代替IIL。b.輸入為高電平時(shí)，即vI＝3.4V，T1發(fā)射結(jié)截止，處于倒置狀態(tài)，只有很小的反向飽和電流IIH，對(duì)于74系列的TTL門電路，IIH在40μA以下.圖3.5.13TTL反相器的靜態(tài)輸入特性IISD1導(dǎo)通輸入低電平輸入高電平二、輸出特性

對(duì)于TTL反相器，輸出電壓與輸出電流的關(guān)系，稱為輸出特性，其輸出端的等效電路如圖3.5.12所示。分為高電平輸出特性和低電平輸出特性。1.高電平輸出特性當(dāng)輸出為vO＝VOH時(shí)，T4、D2導(dǎo)通，T5截止，等效電路如圖3.5.14所示。圖3.5.14輸出高電平等效電路其高電平輸出特性曲線如圖3.5.15所示圖3.5.15輸出高電平特性曲線圖3.5.14輸出高電平等效電路實(shí)際方向

在iL<5mA時(shí)，由于T4為射極輸出，故輸出電阻低，輸出電壓vo幾乎不隨負(fù)載電流變化。iL>5mA時(shí)，T4進(jìn)入飽和狀態(tài)，輸出電壓vo隨負(fù)載電流變化幾乎線性下降。由于功耗限制，手冊(cè)上的高電平輸出電流要遠(yuǎn)小于5mA，74系列最大為IOH（max）＝－0.4mA2.低電平輸出特性當(dāng)輸出為vO＝VOL時(shí)，T4、D2截止，T5導(dǎo)通，等效電路如圖3.5.16所示。圖3.5.16輸出高電平等效電路其低電平輸出特性曲線如圖3.5.17所示圖3.5.16輸出高電平等效電路圖3.5.17輸出低電平特性曲線3.扇出系數(shù)（Fan-out）的計(jì)算

扇出系數(shù)就是一個(gè)門電路驅(qū)動(dòng)同類型門電路的個(gè)數(shù)。也就是表示門電路的帶負(fù)載能力。

對(duì)于圖3.5.18所示電路，G1門為驅(qū)動(dòng)門，G2、G3為負(fù)載門，N為扇出系數(shù)。當(dāng)輸出為低電平時(shí)，設(shè)可帶N1個(gè)非門，則有圖3.5.18扇出系數(shù)的計(jì)算IOLIIL實(shí)際方向當(dāng)輸出為低電平時(shí)，設(shè)可帶N2個(gè)非門，則有圖3.5.18扇出系數(shù)的計(jì)算IOHIIH則取N＝min｛N1，N2}

由于門電路無論是輸出高電平還是低電平時(shí)，均有一定的輸出電阻，故輸出電壓都要隨負(fù)載電流的改變而發(fā)生變化。這種變化越小，說明門電路帶負(fù)載的能力越強(qiáng)。有時(shí)用輸出電平的變化不超過某一規(guī)定值時(shí)允許的最大負(fù)載電流來表示門電路的帶負(fù)載能力。當(dāng)G1輸出為高電平時(shí)，有圖3.5.18扇出系數(shù)的計(jì)算故取N＝10，即門G1可帶同類門的個(gè)數(shù)為10個(gè).四、輸入端的負(fù)載特性

在實(shí)際使用時(shí)，有時(shí)需要在輸入端和地之間或輸入端和信號(hào)源低電平之間接入電阻RP。如圖3.5.21所示由圖可知，RP上的壓降即為反相器的輸入電壓vI，即

在RP<<R1（較?。┑臈l件下，vI隨RP幾乎線性上升。但當(dāng)vI上升到1.4V以后，T2和T5的發(fā)射結(jié)同時(shí)導(dǎo)通，將vB1鉗位在2.1V左右，此時(shí)vI不再隨RP的增加而上升。解：vo1=VOH時(shí)，若使vI2≥VIH（min）

，則例3.5.4在圖3.5.23所示電路中，為保證門G1輸出的高低電平能正確地傳送倒門G2地輸入端，要求當(dāng)vo1=VOH時(shí)，vI2≥VIH（min）；當(dāng)vo1=VOL時(shí)，vI2≤VIL（max）。試計(jì)算RP最大允許值。已知G1、G2均為74系的TTL反相器，VCC＝5V，VOH＝3.4V,VOL＝0.2V,VIH（min）＝2.0V，VIL（max）＝0.8V，IIH＝40μA，IIL＝40μA。當(dāng)vo1=VOL時(shí)，G2門的輸入管T1導(dǎo)通，如圖3.5.24所示，若使vI2≤VIL（max），則故取RP＝0.69kΩ3.5.4TTL反相器的動(dòng)態(tài)特性（自學(xué)）一、傳輸延遲時(shí)間

信號(hào)通過一級(jí)門電路的延遲時(shí)間稱為平均傳輸延遲時(shí)間，它是表示門電路工作速度的重要指標(biāo)。如圖3.5.26所示。圖3.5.26TTL反相器的動(dòng)態(tài)波形tPHL、tPLH。原因：結(jié)電容和寄生電容的存在。TTL門的平均傳輸延時(shí)為3~40ns二、交流噪聲容限三、電源的動(dòng)態(tài)尖峰電流3.5.5其他類型的TTL與非門一、其他邏輯功能的門電路1.與非門電路如圖3.5.29所示圖3.5.29TTL與非門電路輸入級(jí)倒相級(jí)輸出級(jí)在計(jì)算與非門每個(gè)輸入端的輸入電流時(shí)，應(yīng)根據(jù)輸入端的不同工作狀態(tài)分別對(duì)待。當(dāng)把兩個(gè)輸入端并聯(lián)使用時(shí)，如圖3.5.30a所示。等效電路如（b）若輸入端接低電平時(shí)，輸入電流的計(jì)算和反相器相同，即若輸入端接高電平，T1的兩個(gè)發(fā)射結(jié)反偏，故輸入電流為單個(gè)輸入端高電平輸入電流的2倍。IIII例3.5.5如圖2.3.15所示電路，已知TTL與非門的參數(shù)為IOH＝0.5mA，IOL＝8mA，IIL＝－0.4mA，IIH＝40μA，問可以驅(qū)動(dòng)多少個(gè)同類邏輯門？解：設(shè)輸出為高電平時(shí)，可以帶N1個(gè)同類邏輯門，則2N1IIH≤IOH設(shè)輸出為低電平時(shí)，可以帶N2個(gè)邏輯門，則N2IIL≤IOL故取N＝122.或非門如圖3.5.32為TTL或非門的電路，其輸出為圖3.5.32TTL或非門的電路3.與或非門

與或非門電路如圖3.5.33所示，圖3.5.33與或非門電路

與或門相比，輸入管T1和T1都是多發(fā)射極的三極管，構(gòu)成與門電路，其輸出為4.異或門

異或門電路如圖3.5.34所示，則注：與門和或門是在與非門和或非門的基礎(chǔ)上加了一級(jí)反相器構(gòu)成。圖3.5.34異或門電路AB（A＋B）′二、集電極開路與非門（OC門）1.推拉式輸出電路結(jié)構(gòu)的局限性：與OD門一樣，為了實(shí)現(xiàn)線與結(jié)構(gòu)，TTL與非門也可以采用集電極開路的形式。

如圖3.3.35所示將推拉式TTL與非門的輸出端并聯(lián)，則當(dāng)某一門的輸出端為低電平，如Y2=0,則當(dāng)Y1=1時(shí)，會(huì)有G1門的電流通過G2門的T5管，這個(gè)電流遠(yuǎn)遠(yuǎn)超過正常工作電路，有可能使T5管損壞。圖3.3.35①輸出電平不可調(diào)②負(fù)載能力不強(qiáng)，尤其是高電平輸出③輸出端不能并聯(lián)使用

為了使TTL與非門能實(shí)現(xiàn)線與功能，把輸出級(jí)的去掉T3、T4管，使T5管的集電極開路，就構(gòu)成集電極開路門，即OC門。推拉式輸出電路結(jié)構(gòu)的局限性：圖3.3.352.OC門的結(jié)構(gòu)特點(diǎn)圖3.3.36如圖3.3.36所示為OC門的電路和結(jié)構(gòu)和符號(hào)，輸出管的集電極開路。工作時(shí)需外接負(fù)載和電源，如圖3.5.37所示若利用OC門實(shí)現(xiàn)線與功能，則將幾個(gè)OC門的輸出并聯(lián)起來用一個(gè)上拉電阻即可，如圖3.3.38所示。圖3.3.383.線與的實(shí)現(xiàn)工作原理：對(duì)于圖3.5.39所示電路，只有Y1、Y2有一個(gè)為低電平，Y即為低電平；只有Y1、Y2同時(shí)為高電平，Y才為高電平；即圖3.5.394、外接負(fù)載電阻RL的計(jì)算

外接電阻RL的取值合適與否，決定驅(qū)動(dòng)門輸出電平是否在允許值之內(nèi)

當(dāng)輸出為高電平時(shí)，所有的驅(qū)動(dòng)管都截止。RL取值不能太大，否則VOH會(huì)降低，小于VOH（min），如圖3.5.40所示a.驅(qū)動(dòng)管輸出為高電平時(shí)圖3.5.40輸出為高電平的情況VOHIOHIIH圖3.5.40輸出為高電平的情況VOHIOHIIH其中n－驅(qū)動(dòng)管的個(gè)數(shù)

m－負(fù)載管輸入端的個(gè)數(shù)

IOH－每個(gè)OC門T5管截止時(shí)的漏電流；IIH－負(fù)載門每個(gè)輸入端的高電平輸入電流b.驅(qū)動(dòng)管輸出為低電平時(shí)

當(dāng)驅(qū)動(dòng)管輸出為低電平時(shí)，若只有一個(gè)驅(qū)動(dòng)門的T5管導(dǎo)通，則RL取值不能太小，否則VOL會(huì)提高，大于VOL（max），如圖3.5.41所示則：圖3.5.41輸出為高電平的情況VOLIOLIIL其中：m－負(fù)載管短路電流的個(gè)數(shù)；IOL－OC門T5管導(dǎo)通時(shí)的電流；IIL－負(fù)載門每個(gè)輸入端的短路輸入電流4.OC門的應(yīng)用a.實(shí)現(xiàn)與或非邏輯－線與圖3.5.38b.電平轉(zhuǎn)換

與OD門一樣，由于OC門的高電平可以通過外加電源改變，故它可作為電平轉(zhuǎn)換電路。c.實(shí)現(xiàn)數(shù)據(jù)采集可實(shí)現(xiàn)母線（總線）的數(shù)據(jù)的接收和傳送。例2.3.4如圖2.3.36所示電路，各門均為TTL電路，輸出高電平為VOH＝3.6V，VOL＝0.3V。電壓表滿量程為50V，內(nèi)阻為20KΩ/V，試問對(duì)應(yīng)給定輸入信號(hào)A、B、C的取值（如表一)，開關(guān)S斷開和閉合時(shí)V1和V2的值。則當(dāng)S斷開時(shí)，相當(dāng)此端加高電平，T2、T5導(dǎo)通，將T1的基極電位鉗位在2.1V，故V1＝2.1-0.7=1.4V；當(dāng)S閉合時(shí)，若此端輸入為低電平，則相應(yīng)的be結(jié)導(dǎo)通，將T1的基極電位鉗位在0.3+0.7=1V，故V1＝1-0.7=0.3V；此端輸入為高電平則與S斷開相同.解：對(duì)于門G2的輸入端可以用圖2.3.37所示電路來等效。故對(duì)應(yīng)的輸入輸出如表二三、三態(tài)TTL與非門（TSL－ThreeStateLogicGate）三態(tài)TTL與非門又叫三態(tài)門，它是在普通與非門電路的基礎(chǔ)上附加控制電路構(gòu)成的。其特點(diǎn)是除了輸出高、低電平兩個(gè)狀態(tài)外，還有第三種狀態(tài)，即高阻狀態(tài)。其典型電路如圖3.5.46所示

它與普通與非門電路的主要差別是輸入級(jí)多了一個(gè)使能端EN和一個(gè)二極管D。圖3.5.461.電路結(jié)構(gòu)其邏輯符號(hào)及邏輯功能如圖3.5.47所示，控制端為低電平有效。圖3.5.47圖3.5.462.工作原理當(dāng)EN＝0時(shí)，P＝1，D截止，

與非門為正常工作狀態(tài)，即當(dāng)EN＝1時(shí)，P＝0，D導(dǎo)通，T4截止；而P＝0使得T1導(dǎo)通，T2、T5截止，與非門為高阻態(tài)，即Y＝Z.當(dāng)控制端為高電平有效時(shí)，工作原理與此相反。3.三態(tài)門的用途圖3.5.51總線結(jié)構(gòu)圖3.5.50數(shù)據(jù)的雙向傳輸TTL三態(tài)門除了電平轉(zhuǎn)換，也可以構(gòu)成數(shù)據(jù)的雙向傳輸和總線結(jié)構(gòu)，如圖3.5.50和圖3.5.51所示。

電路如圖3.5.52所示，試用表格方式列出各門電路的名稱、輸出邏輯式及當(dāng)ABCD＝1001時(shí)各輸出邏輯函數(shù)的取值。練習(xí)：答案：3.5.6TTL數(shù)字集成電路的各種系列(自學(xué)）3.6其它類型的雙極型數(shù)字集成電路(自學(xué)）3.8TTL電路與CMOS電路的接口(自學(xué)）第四章組合邏輯電路內(nèi)容提要

本章重點(diǎn)介紹組合邏輯電路的特點(diǎn)、分析與設(shè)計(jì)。在此基礎(chǔ)上，介紹常用的集成組合邏輯電路。最后介紹組合邏輯電路上存在地競爭－冒險(xiǎn)現(xiàn)象，產(chǎn)生的原因及消除的方法。本章主要內(nèi)容4.1概述4.2組合邏輯電路的分析和設(shè)計(jì)4.3若干常用的組合邏輯電路4.4組合邏輯電路中的競爭－冒險(xiǎn)現(xiàn)象4.1概述

1.組合邏輯電路的特點(diǎn)任意時(shí)刻的輸出僅僅取決于該時(shí)的輸入，與電路原來的狀態(tài)無關(guān)。其輸出端的邏輯式為輸出和輸入的真值表如表4.1所示

此電路為半加器，當(dāng)輸入端的值一定時(shí)，輸出的取值也隨之確定，與電路的過去狀態(tài)無關(guān)，無存儲(chǔ)單元，屬于組合邏輯電路。2.邏輯功能的描述

邏輯功能的描述可以用邏輯函數(shù)、邏輯圖及真值表來實(shí)現(xiàn)。由于邏輯圖不夠直觀，一般需要將其轉(zhuǎn)換成邏輯函數(shù)或真值表的形式。

對(duì)于任何一個(gè)多輸入、多輸出的組合邏輯電路來講，都可以用4.1.2所示框圖來表示。其中：a1、a2…an表示輸入變量，y1、y2…ym表示輸入變量，其輸出輸入的邏輯關(guān)系可表述為

在電路結(jié)構(gòu)上信號(hào)的流向是單向性的，沒有從輸出端到輸入端的反饋。電路的基本組成單元是邏輯門電路，不含記憶元件。但由于門電路有延時(shí)，故組合邏輯電路也有延遲時(shí)間。4.2.1組合邏輯電路的分析方法4.2組合邏輯電路的分析方法和設(shè)計(jì)方法組合邏輯電路分析就是給定某邏輯電路，分析其邏輯功能。分析的步驟為:a.由所給電路寫出輸出端的邏輯式；b.將所得的邏輯式進(jìn)行化簡；d.由真值表分析電路的邏輯功能，即是做什么用的。c.由化簡后的邏輯式寫出輸出輸入的真值表；例4.2.2分析圖4.2.2所示電路的邏輯功能.解：由4.2.2圖可得其真值表為其邏輯功能為半加器。練習(xí)：如圖4.2.3所示電路，分析其邏輯功能。解：輸出端的邏輯式為輸出輸入真值表為由真值表可知，為全加器4.2.2組合邏輯電路的設(shè)計(jì)方法

組合邏輯電路的設(shè)計(jì)就是根據(jù)給出的實(shí)際邏輯問題，求出實(shí)現(xiàn)這一邏輯功能的最簡單邏輯電路。

所謂的最簡就是指實(shí)現(xiàn)的電路所用的器件