數(shù)字電子技術(shù)第四章組合邏輯電路

第四章組合邏輯電路

◆組合邏輯電路和時(shí)序邏輯電路◆某時(shí)刻組合邏輯電路的輸出信號只是同時(shí)刻輸入信號的函數(shù)，與該時(shí)刻以前的輸入狀態(tài)無關(guān)，電路中無反饋回路，無記憶功能?！艚M合邏輯電路的分析過程4.1組合邏輯電路的分析(1)由給定的邏輯電路圖，寫出輸出端的邏輯表達(dá)式；(2)列出真值表；(3)從真值表概括出邏輯功能；(4)對原電路進(jìn)行改進(jìn)設(shè)計(jì)，尋找最佳方案(這一步不一定都要進(jìn)行)。例1

已知邏輯電路如圖所示，分析其功能。解第一步：寫出邏輯表達(dá)式。前級→后級(或后級→前級)第二步：列出真值表。第三步：邏輯功能描述——三輸入變量多數(shù)表決器。第四步：檢驗(yàn)該電路設(shè)計(jì)是否最簡，并改進(jìn)。ABCABACBCF00000101001110010111011100000011000001010001000100010111例2

分析下圖所示電路的邏輯功能。解第一步：寫出函數(shù)表達(dá)式。第二步：列真值表。第三步：功能描述。二變量的異或電路。第四步：改進(jìn)設(shè)計(jì)。

應(yīng)改進(jìn)，用一個(gè)異或門即可。例3

分析如圖所示電路。解第一步：寫出函數(shù)表達(dá)式。第二步：列真值表。第三步：功能描述。全加器?！艚M合邏輯電路設(shè)計(jì)的一般步驟4.2組合邏輯電路的設(shè)計(jì)(1)文字描述→真值表作出真值表前要仔細(xì)分析解決邏輯問題的條件，作出輸入、輸出變量的邏輯規(guī)定，然后列出真值表。(2)函數(shù)化簡化簡形式應(yīng)依據(jù)選擇什么門而定。

(3)畫出邏輯電路圖。例4

設(shè)計(jì)三變量表決器，其中A具有否決權(quán)。解：第一步：列出真值表。設(shè)A、B、C分別代表參加表決的邏輯變量，F(xiàn)為表決結(jié)果。規(guī)定：A、B、C為1表示贊成，為0表示反對。F=1表示通過，F(xiàn)=0表示被否決。第二步：函數(shù)化簡（選用與非門）第三步：邏輯電路

例5

設(shè)計(jì)一個(gè)組合電路，將8421BCD碼變換為余3代碼。解

這是一個(gè)碼制變換問題，由于均是BCD碼，故輸入輸出均為四個(gè)端點(diǎn)。第一步：列出真值表。第二步：函數(shù)化簡第三步：邏輯電路4.3常用中規(guī)模組合邏輯部件的原理和應(yīng)用

表4–6集成電路的劃分4.3.1半加器與全加器1.半加器設(shè)計(jì)ABSCi+10001101100101001框圖真值表邏輯表達(dá)式邏輯圖2.全加器設(shè)計(jì)框圖Ai

Bi

Ci-1Si

Ci+10000010100111001011101110010100110010111真值表函數(shù)變換過程邏輯圖用異或門構(gòu)成全加器◆用與或非門組成全加器Ai

Bi

Ci-1Si

Ci+100000101001110010011011100101001100101113.多位二進(jìn)制加法(1)串行進(jìn)位四位串行進(jìn)位加法器

*(2)超前進(jìn)位?超前進(jìn)位的四位二進(jìn)制加法器

74LS283邏輯圖與集成超前進(jìn)位產(chǎn)生器

74LS1824.全加器的應(yīng)用例6

試用全加器構(gòu)成二進(jìn)制減法器。解：利用“加補(bǔ)”的概念，即可將減法用加法來實(shí)現(xiàn)。例7

試用全加器完成二進(jìn)制的乘法功能。解：以兩個(gè)二進(jìn)制數(shù)相乘為例。例8

試用四位全加器構(gòu)成一位8421碼的加法電路。解：兩個(gè)8421碼相加，其和仍應(yīng)為8421碼，如不是8421碼則結(jié)果錯(cuò)誤。產(chǎn)生錯(cuò)誤的原因是8421BCD碼為十進(jìn)制，逢十進(jìn)一，而四位二進(jìn)制是逢十六進(jìn)一，二者進(jìn)位關(guān)系不同，當(dāng)和數(shù)大于9時(shí)，8421BCD應(yīng)產(chǎn)生進(jìn)位，而十六進(jìn)制還不可能產(chǎn)生進(jìn)位。為此，應(yīng)對結(jié)果進(jìn)行修正。當(dāng)運(yùn)算結(jié)果小于等于9時(shí)，不需修正或加“0”，但當(dāng)結(jié)果大于9時(shí)，應(yīng)修正讓其產(chǎn)生一個(gè)進(jìn)位，加0110即可。如上述后兩種情況：故修正電路應(yīng)含一個(gè)判9電路，當(dāng)和數(shù)大于9時(shí)對結(jié)果加0110，小于等于9時(shí)加0000。除了上述大于9時(shí)的情況外，如相加結(jié)果產(chǎn)生了進(jìn)位位，其結(jié)果必定大于9，所以大于

9的條件為二進(jìn)制數(shù)與8421碼對應(yīng)表圖4–21一位8421BCD碼加法器電路圖例9

試采用四位全加器完成8421BCD碼到余3代碼的轉(zhuǎn)換。解：由于8421BCD碼加0011即為余3代碼，所以其轉(zhuǎn)換電路就是一個(gè)加法電路。例10

用全加器實(shí)現(xiàn)BCD/B的變換。式中B為二進(jìn)制的數(shù)符(0，1)；下標(biāo)為權(quán)值。將上式按權(quán)展開，則解:現(xiàn)以兩位8421BCD碼轉(zhuǎn)換為二進(jìn)制碼為例，設(shè)十位數(shù)的8421BCD碼為B80,B40,B20,B10，個(gè)位數(shù)的BCD碼為B8,B4,B2,B1，則兩位十進(jìn)制數(shù)的8421BCD碼為:為找出與二進(jìn)制數(shù)的關(guān)系將上式整理得D0=B1D1=B10+B2 產(chǎn)生進(jìn)位位C1D2=B20+B4+C1 產(chǎn)生進(jìn)位位C2D3=B40+B10+B8+C2 產(chǎn)生進(jìn)位位產(chǎn)生進(jìn)位位產(chǎn)生進(jìn)位位考慮低位相加時(shí)會(huì)向高位產(chǎn)生進(jìn)位位，2n前的系數(shù)有如下關(guān)系：D0=B1D1=B10+B2D2=B20+B4+C1 D3=B40+B10+B8+C24.3.2編碼器與譯碼器對于二進(jìn)制來說，最常用的是自然二進(jìn)制編碼，n位二進(jìn)制數(shù)共有2n種不同的組合狀態(tài)，編碼就是對2n種狀態(tài)進(jìn)行人為的數(shù)值（信號）指定，給每一種狀態(tài)指定一個(gè)具體的數(shù)值（信號）。1.編碼器用二進(jìn)制代碼表示具有某種特定含義信號的過程稱為編碼，實(shí)現(xiàn)編碼的電路稱為編碼器。

例11

把0，1，2，…，7

這八個(gè)數(shù)編成二進(jìn)制代碼。三位二進(jìn)制編碼器方框圖（1）三位二進(jìn)制編碼表自然數(shù)N二進(jìn)制代碼ABC01234567000001010011100101110111解:（2）輸出表達(dá)式

A=4+5+6+7B=2+3+6+7C=1+3+5+7（3）邏輯圖

例12

將十進(jìn)制數(shù)0，1，2，…，9編為8421BCD碼。解：（1）8421BCD編碼表自然數(shù)N二進(jìn)制代碼ABCD01234567890000000100100011010001010110011110001001（2）輸出表達(dá)式

（3）邏輯圖

◆

集成8－3優(yōu)先編碼電路74LS148（1）功能表（2）輸出表達(dá)式

（3）邏輯圖

（5）邏輯符號

（4）管腳排列圖

◆

兩片8-3優(yōu)先編碼器擴(kuò)展為16-4優(yōu)先編碼器的連接圖譯碼器可以將每個(gè)代碼譯為一個(gè)特定的輸出信號，其輸入為編碼信號，對應(yīng)每一組輸入編碼有一條輸出譯碼線，與譯碼器相關(guān)的問題一般是多函數(shù)組合邏輯問題。2.譯碼器及其應(yīng)用把一組二進(jìn)制代碼的特定含義譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼的電路稱為譯碼器。三位二進(jìn)制譯碼器方框圖1)二進(jìn)制譯碼器——變量譯碼器。（1）譯碼表ABC000001010011100101110111自然數(shù)N01234567（2）輸出表達(dá)式

（3）邏輯圖

2)十進(jìn)制譯碼器（1）譯碼矩陣（2）輸出表達(dá)式

（3）邏輯圖

集成譯碼器與前面講述的譯碼器工作原理一樣，但考慮集成電路的特點(diǎn)，有以下幾個(gè)問題。①為了減輕信號的負(fù)載，故集成電路輸入一般都采用緩沖級，這樣外界信號只驅(qū)動(dòng)一個(gè)門。②為了降低功率損耗，譯碼器的輸出端常常是反碼輸出，即輸出低電位有效。③為了便于擴(kuò)大功能，增加了一些功能端，如使能端等。3)集成譯碼器◆

集成3-8譯碼器(74LS138)◆

將3－8譯碼器擴(kuò)展成4－16譯碼器當(dāng)D=1時(shí)，(Ⅰ)片禁止，(Ⅱ)片工作，輸出由(Ⅱ)片決定，……(4)數(shù)字顯示譯碼驅(qū)動(dòng)電路。數(shù)字顯示譯碼器是不同于上述譯碼器的另一種譯碼。它是用來驅(qū)動(dòng)數(shù)碼管的MSI。數(shù)碼管根據(jù)發(fā)光段數(shù)分為七段數(shù)碼管和八段數(shù)碼管，發(fā)光段可以用熒光材料(稱為熒光數(shù)碼管)或是發(fā)光二極管(稱為LED數(shù)碼管)，或是液晶(稱為LCD數(shù)碼管)。通過它，可以將BCD碼變成十進(jìn)制數(shù)字，并在數(shù)碼管上顯示出來。在數(shù)字式儀表、數(shù)控設(shè)備和微型計(jì)算機(jī)中是不可缺少的人機(jī)聯(lián)系手段。七段數(shù)碼管所顯示的數(shù)字如圖4-37所示。為了鑒別輸入情況，當(dāng)輸入碼大于9時(shí)，仍使數(shù)碼管顯示一定圖形。圖4–37七段數(shù)碼管①半導(dǎo)體發(fā)光二極管。圖4–38LED數(shù)碼管

圖4–39發(fā)光二極管的伏安特性和驅(qū)動(dòng)電路(a)伏安特性；(b)集成與非門驅(qū)動(dòng)電路

圖4-40LED的兩種接法(a)共陽極；(b)共陰極②液晶顯示器件。液晶顯示器件是一種新型的平板薄型顯示器件。由于它所需驅(qū)動(dòng)電壓低，工作電流非常小，配合CMOS電路可以組成微功耗系統(tǒng)，故廣泛地用于電子鐘表、電子計(jì)算器以及儀器儀表中。③顯示譯碼器。圖4–41七段顯示譯碼器框圖圖4–42a段的化簡

表4–14真值表

集成時(shí)為了擴(kuò)大功能，增加熄滅輸入信號BI、燈測試信號LT、滅“0”輸入RBI和滅“0”輸出RBO。其功能介紹如下：

BI：當(dāng)BI=0時(shí)，不管其它輸入端狀態(tài)如何，七段數(shù)碼管均處于熄滅狀態(tài)，不顯示數(shù)字。

LT：當(dāng)BI=1，LT=0時(shí)，不管輸入DCBA狀態(tài)如何，七段均發(fā)亮，顯示“8”。它主要用來檢測數(shù)碼管是否損壞。

RBI:當(dāng)BI=LT=1，RBI=0時(shí)，輸入DCBA為0000，各段均熄滅，不顯示“0”。而DCBA為其它各種組合時(shí)，正常顯示。它主要用來熄滅無效的前零和后零。如0093.2300，顯然前兩個(gè)零和后兩個(gè)零均無效，則可使用RBI使之熄滅，顯示93.23。RBO：當(dāng)本位的“0”熄滅時(shí)，RBO=0，在多位顯示系統(tǒng)中，它與下一位的RBI相連，通知下位如果是零也可熄滅。圖4–43集成數(shù)字顯示譯碼器74LS485)譯碼器的應(yīng)用由變量譯碼器可知，它的輸出端就表示一項(xiàng)最小項(xiàng)，而邏輯函數(shù)可以用最小項(xiàng)表示，利用這個(gè)特點(diǎn)，可以實(shí)現(xiàn)組合邏輯電路的設(shè)計(jì)，而不需要經(jīng)過化簡過程。二進(jìn)制譯碼器——變量譯碼器ABC000001010011100101110111自然數(shù)N01234567◆

譯碼器實(shí)現(xiàn)組合邏輯函數(shù)例13

用譯碼器設(shè)計(jì)兩個(gè)一位二進(jìn)制數(shù)的全加器。解：由表4-8(全加器真值表)可得Ai

Bi

Ci-1Si

Ci+10000010100111001001101110010100110010111圖4–44用3-8譯碼器組成全加器

例14

用4-10譯碼器(8421BCD碼譯碼器)實(shí)現(xiàn)單“1”檢測電路。解單“1”檢測的函數(shù)式為圖4–46數(shù)據(jù)分配器方框圖和開關(guān)比擬圖◆

譯碼器作為數(shù)據(jù)選擇器圖4–47用74LS138組成八路分配器◆

譯碼器作為數(shù)據(jù)選擇器◆

譯碼器產(chǎn)生其它芯片的片選信號4.3.3數(shù)據(jù)選擇器及多路分配器1.數(shù)據(jù)選擇器邏輯符號單刀多路開關(guān)比擬數(shù)據(jù)選擇器◆

數(shù)據(jù)選擇器、多路選擇器、MUX◆

二選一、四選一、八選一、……◆

數(shù)據(jù)輸入端

數(shù)據(jù)輸出端通道選擇控制信號、選擇信號、地址變量（1）四選一數(shù)據(jù)選擇器地址選通、使能數(shù)據(jù)輸出A1

A0EDF××0001101110000×D0~D3D0~D3D0~D3D0~D30D0D1D2D31)二位四選一數(shù)據(jù)選擇器74LS153；2)四位二選一數(shù)據(jù)選擇器74LS150；3)八選一數(shù)據(jù)選擇器74LS151；4)十六選一數(shù)據(jù)選擇器74LS150。（2）典型的集成數(shù)據(jù)選擇器例15將四選一數(shù)據(jù)選擇器擴(kuò)為八選一數(shù)據(jù)選擇器。

解用二片四選一和一個(gè)反相器、一個(gè)或門即可。如圖4-51所示，第三個(gè)地址端A2直接接到Ⅰ的使能端，通過反相器接到Ⅱ的使能端。當(dāng)A2=0時(shí)，Ⅰ選中，Ⅱ禁止。F輸出F1，即從D0~D3中選一路輸出；當(dāng)A2=1時(shí)，Ⅰ禁止，Ⅱ選中。F輸出F2,即從D4~D7

中選一路輸出。這一過程可由下表列出：（3）數(shù)據(jù)選擇器的功能擴(kuò)展例15將四選一數(shù)據(jù)選擇器擴(kuò)為八選一數(shù)據(jù)選擇器。（3）數(shù)據(jù)選擇器的功能擴(kuò)展實(shí)際應(yīng)用中經(jīng)常采用級聯(lián)的方法擴(kuò)展輸入端，有用使能端和不用使能端兩種方法。1）用使能端進(jìn)行擴(kuò)展用二片四選一和一個(gè)反相器、一個(gè)或門即可。最高位地址端A2直接接到Ⅰ的使能端，通過反相器接到Ⅱ的使能端。當(dāng)A2=0時(shí)，Ⅰ選中，Ⅱ禁止。F輸出F1，即從D0~D3中選一路輸出；當(dāng)A2=1時(shí)，Ⅰ禁止，Ⅱ選中。F輸出F2,即從D4~D7

中選一路輸出。這一過程可由下表列出：例16

將四選一數(shù)據(jù)選擇器擴(kuò)大為十六選一數(shù)據(jù)選擇器。由于十六選一有十六個(gè)數(shù)據(jù)輸入端，因此至少應(yīng)該有四片四選一數(shù)據(jù)選擇器，利用使能端作為片選端。片選信號由譯碼器輸出端供給。十六選一應(yīng)該有四個(gè)地址端，高兩位作為譯碼器的變量輸入，低兩位作為四選一數(shù)據(jù)選擇器的地址端。電路連接如圖4-52所示。當(dāng)A3A2為00時(shí)，選中Ⅰ片，輸出F為D0~D3;當(dāng)A3A2為01時(shí)，選中Ⅱ片，輸出F為D4~D7;當(dāng)A3A2為10時(shí)，選中Ⅲ片，輸出F為D8~D11；當(dāng)A3A2為11時(shí)，選中Ⅳ片，輸出F為D12~D15。圖4-53不用使能端且采用二級級聯(lián)擴(kuò)展數(shù)據(jù)選擇器四選一擴(kuò)為八選一；(b)四選一擴(kuò)為十六選一2）不用使能端進(jìn)行擴(kuò)展2.數(shù)據(jù)選擇器的應(yīng)用——作為函數(shù)發(fā)生器四選一數(shù)據(jù)選擇器的輸出公式(mi為A1,A0組成的最小項(xiàng))(1)代數(shù)法例17

用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)二變量異或表示式。解二變量異或表示式為G000110110110D0D1D2D3真值表

邏輯函數(shù)自變量

→數(shù)據(jù)選擇器地址端

邏輯函數(shù)包含mi→數(shù)據(jù)選擇器數(shù)據(jù)輸入端Di＝1；邏輯函數(shù)不包含mi→數(shù)據(jù)選擇器數(shù)據(jù)輸入端Di＝0；

數(shù)據(jù)選擇器輸出端→邏輯函數(shù)因變量方法：邏輯函數(shù)自變量個(gè)數(shù)與數(shù)據(jù)選擇器地址端個(gè)數(shù)相等。四選一數(shù)據(jù)選擇器的輸出公式(mi為A1,A0組成的最小項(xiàng))解：真值表

邏輯函數(shù)自變量

→數(shù)據(jù)選擇器地址端

邏輯函數(shù)包含mi→數(shù)據(jù)選擇器數(shù)據(jù)輸入端Di＝1；邏輯函數(shù)不包含mi→數(shù)據(jù)選擇器數(shù)據(jù)輸入端Di＝0；

數(shù)據(jù)選擇器輸出端→邏輯函數(shù)因變量方法：邏輯函數(shù)自變量個(gè)數(shù)與數(shù)據(jù)選擇器地址端個(gè)數(shù)相等。例18

用數(shù)據(jù)選擇器實(shí)現(xiàn)三變量多數(shù)表決器。A

B

CGDi00000101001110010111011100010111D0D1D2D3D4D5D6D7

例18

用數(shù)據(jù)選擇器實(shí)現(xiàn)三變量多數(shù)表決器。三變量多數(shù)表決器真值表及八選一數(shù)據(jù)選擇器功能如表4-17所示。則A

B

CGDi00000101001110010111011100010111D0D1D2D3D4D5D6D7表4–17真值表

與四選一方程對比由公式確定Di如下：為使F′=F則令圖4–55例18電路連接圖

(2)卡諾圖法。此法比較直觀且簡便，其方法是：首先選定地址變量；然后在卡諾圖上確定地址變量控制范圍，即輸入數(shù)據(jù)區(qū)；最后由數(shù)據(jù)區(qū)確定每一數(shù)據(jù)輸入端的連接。例19

用卡諾圖完成例18。

解由真值表得卡諾圖如圖4-56所示，選定A2A1為地址變量。在控制范圍內(nèi)求得Di數(shù)：D0=0,D1=A0,D2=A0,D3=1。結(jié)果與代數(shù)法所得結(jié)果相同。圖4–56卡諾圖確定例18Di端

例20

用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)如下邏輯函數(shù)：F=∑(0，1,5,6,7,9,10,14,15)

解選地址A1A0變量為AB，則變量CD將反映在數(shù)據(jù)輸入端。如圖4-57所示。圖4–57用卡諾圖設(shè)計(jì)例20例21

運(yùn)用數(shù)據(jù)選擇器產(chǎn)生01101001序列。解利用一片八選一數(shù)據(jù)選擇器，只需D0=D3=D5=D6=0，D1=D2=D4=D7=1即可產(chǎn)生01101001序列，如圖4-58所示。圖4–58數(shù)據(jù)選擇器產(chǎn)生序列信號

例22

利用數(shù)據(jù)選擇器實(shí)現(xiàn)分時(shí)傳輸。要求用數(shù)據(jù)選擇器分時(shí)傳送四位8421BCD碼，并譯碼顯示。

解一般講，一個(gè)數(shù)碼管需要一個(gè)七段譯碼顯示器。我們利用數(shù)據(jù)選擇器組成動(dòng)態(tài)顯示，這樣若干個(gè)數(shù)據(jù)管可共用一片七段譯碼顯示器。用四片四選一，四位8421BCD如下連接：個(gè)位全送至數(shù)據(jù)選擇器的D0位，十位送D1,百位送D2,千位送D3。當(dāng)?shù)刂反a為00時(shí)，數(shù)據(jù)選擇器傳送的是8421BCD的個(gè)位。當(dāng)?shù)刂反a為01、10、11時(shí)分別傳送十位、百位、千位。經(jīng)譯碼后就分別得到個(gè)位、十位、百位、千位的七段碼。哪一個(gè)數(shù)碼管亮，受地址碼經(jīng)2-4譯碼器的輸出控制。當(dāng)A1A0=00時(shí)，Y0=0，則個(gè)位數(shù)碼管亮。其它依次類推為十位、百位、千位數(shù)碼管亮。邏輯圖如圖4-59所示。圖4-59用數(shù)據(jù)選擇器分時(shí)傳輸組成動(dòng)態(tài)譯碼

如當(dāng)A1A0=00時(shí)，DCBA=1001，譯碼器Y0=0，則個(gè)位顯示9。同理，當(dāng)A1A0=01時(shí)，DCBA=0111,Y1=0,十位顯示7。A1A0=10時(shí)，DCBA=0000,Y2=0，百位顯示0。A1A0=11時(shí)，DCBA=0011,Y3=0，千位顯示3。只要地址變量變化周期大于25次/s，人的眼睛就無明顯閃爍感。3.多路分配器將一路輸入分配至多路輸出，一般由譯碼器完成。4.3.4數(shù)字比較器

1.一位數(shù)字比較器將兩個(gè)一位數(shù)A和B進(jìn)行大小比較，一般有三種可能：A>B,A<B和A=B。因此比較器應(yīng)有兩個(gè)輸入端：A和B；三個(gè)輸出端：FA>B,FA<B和FA=B。假設(shè)與比較結(jié)果相符的輸出為1，不符的為0，則可列出其真值表如表4-18所示。由真值表得出各輸出邏輯表達(dá)式為圖4–60一位比較器邏輯圖輸入輸出ABF

A>BFA<BF

A=B0001011001001001001表4–18一位比較器真值表2.集成數(shù)字比較器圖4–61四位比較器74LS85引腳圖

圖4–62四位比較器74LS85邏輯圖

表4–1974LS85比較器功能表

(1)若A3>B3，則可以肯定A>B，這時(shí)輸出FA>B=1;若A3<B3，則可以肯定A<B,這時(shí)輸出FA<B=1。

(2)當(dāng)A3=B3時(shí)，再去比較次高位A2,B2。若A2>B2,則FA>B=1；若A2<B2，則FA<B=1。

(3)只有當(dāng)A2=B2時(shí)，再繼續(xù)比較A1,B1。

……依次類推，直到所有的高位都相等時(shí)，才比較最低位。這種從高位開始比較的方法要比從低位開始比較的方法速度快。應(yīng)用“級聯(lián)輸入”端能擴(kuò)展邏輯功能。由功能表(表4-19)的最后三行可看出,當(dāng)A3A2A1A0=B3B2B1B0時(shí)，比較的結(jié)果決定于“級聯(lián)輸入”端，這說明：

(1)當(dāng)應(yīng)用一塊芯片來比較四位二進(jìn)制數(shù)時(shí)，應(yīng)使級聯(lián)輸入端的“A=B”端接1，“A>B”端與“A<B”端都接0，這樣就能完整地比較出三種可能的結(jié)果。

(2)若要擴(kuò)展比較位數(shù)時(shí)，可應(yīng)用級聯(lián)輸入端作片間連接。

3.集成比較器功能的擴(kuò)展

(1)串聯(lián)方式擴(kuò)展。例如，將兩片四位比較器擴(kuò)展為八位比較器?？梢詫善酒?lián)連接，即將低位芯片的輸出端FA>B,FA<B和FA=B分別去接高位芯片級聯(lián)輸入端的A>B,A<B和A=B，如圖4-63所示。這樣，當(dāng)高四位都相等時(shí)，就可由低四位來決定兩數(shù)的大小。圖4–63四位比較器擴(kuò)展為八位比較器

(2)并聯(lián)方式擴(kuò)展。圖4–64四位比較器擴(kuò)展為十六位比較器4.4組合邏輯電路中的競爭與冒險(xiǎn)4.4.1競爭現(xiàn)象圖4–65競爭示意圖4.4.2冒險(xiǎn)現(xiàn)象1.偏“1”冒險(xiǎn)(輸出負(fù)脈沖)圖4–66偏“