硬件描述語言有多少種

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什么是硬件描述語言

硬件描述語言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層(從抽象到概括)逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其繁雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計自動化(EDA)工具，逐層舉行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接下去，再用專用集成電路ASIC或現(xiàn)場可編程門陣列FPGA自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的概括電路布線布局。

硬件描述語言的概述

隨著EDA技術(shù)的進展，使用硬件語言設(shè)計PLD/FPGA成為一種趨勢。目前最主要的硬件描述語言是VHDL和VerilogHDL。VHDL進展的較早，語法嚴格，而VerilogHDL是在C語言的根基上進展起來的一種硬件描述語言，語法較自由。VHDL和VerilogHDL兩者相比，VHDL的書寫規(guī)矩比Verilog煩瑣一些，但verilog自由的語法也輕易讓少數(shù)初學者出錯。國外電子專業(yè)好多會在本科階段教授VHDL,在研究生階段教授verilog。從國內(nèi)來看，VHDL的參考書好多，便于查找資料，而VerilogHDL的參考書相對較少，這給學習VerilogHDL帶來一些困難。從EDA技術(shù)的進展上看，已展現(xiàn)用于CPLD/FPGA設(shè)計的硬件C語言編譯軟件，雖然還不成熟，應(yīng)用極少，但它有可能會成為繼VHDL和Verilog之后，設(shè)計大規(guī)模CPLD/FPGA的又一種手段。硬件描述語言的布局

硬件描述語言的優(yōu)點

(1)與其他的硬件描述語言相比，VHDL具有更強的行為描述才能，從而抉擇了他成為系統(tǒng)設(shè)計領(lǐng)域最正確的硬件描述語言。強大的行為描述才能是避開概括的器件布局，從規(guī)律行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。

(2)VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計舉行仿真模擬。

(3)VHDL語句的行為描述才能和程序布局抉擇了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成務(wù)必有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。

(4)對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具舉行規(guī)律綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。

(5)VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的布局，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而舉行獨立的設(shè)計。硬件描述語言的用途HDL有兩種用途：系統(tǒng)仿真和硬件實現(xiàn)。假設(shè)程序只用于仿真，那么幾乎全體的語法和編程方法都可以使用。但假設(shè)我們的程序是用于硬件實現(xiàn)(例如：用于FPGA設(shè)計)，那么我們就務(wù)必保證程序可綜合(程序的功能可以用硬件電路實現(xiàn))。不成綜合的HDL語句在軟件綜合時將被疏忽或者報錯。我們應(yīng)當牢記一點：全體的HDL描述都可以用于仿真，但不是全體的HDL描述都能用硬件實現(xiàn)。

硬件描述語言開發(fā)流程

用VHDL/VerilogHD語言開發(fā)PLD/FPGA的完整流程為：

1.文本編輯：用任何文本編輯器都可以舉行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件

2.功能仿真：將文件調(diào)入HDL仿真軟件舉行功能仿真，檢查規(guī)律功能是否正確(也叫前仿真，對簡樸的設(shè)計可以跳過這一步，只在布線完成以后，舉行時序仿真)

3.規(guī)律綜合：將源文件調(diào)入規(guī)律綜合軟件舉行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關(guān)系。規(guī)律綜合軟件會生成.edf(edif)的EDA工業(yè)標準文件。

4.布局布線：將.edf文件調(diào)入PLD廠家供給的軟件中舉行布線，即把設(shè)計好的規(guī)律安放到PLD/FPGA內(nèi)

5.時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。(也叫后仿真)

6.編程下載：確認仿真無誤后，將文件下載到芯片中

硬件描述語言與原理圖輸入法的關(guān)系

HDL和傳統(tǒng)的原理圖輸入方法的關(guān)系就好比是高級語言和匯編語言的關(guān)系。HDL的可移植性好，使用便當，但效率不如原理圖;原理圖輸入的可控性好，效率高，對比直觀，但設(shè)計大規(guī)模CPLD/FPGA時顯得很煩瑣，移植性差。在真正的PLD/FPGA設(shè)計中，通常建議采用原理圖和HDL結(jié)合的方法來設(shè)計，適合用原理圖的地方就用原理圖，適合用HDL的地方就用HDL，并沒有強制的規(guī)定。在最短的時間內(nèi)，用自己最熟諳的工具設(shè)計出高效，穩(wěn)定，符合設(shè)計要求的電路才是我們的最終目的。

硬件描述語言的進展

硬件描述語言HDL的進展至今已有20多年的歷史，并告成地應(yīng)用于設(shè)計的各個階段：建模、仿真、驗證和綜合等。到20世紀80年頭，已展現(xiàn)了上百種硬件描述語言，對設(shè)計自動化曾起到了極大的促進和推動作用。但是，這些語言一般各自面向特定的設(shè)計領(lǐng)域和層次，而且眾多的語言使用戶無所適從。因此，急需一種面向設(shè)計的多領(lǐng)域、多層次并得到普遍認同的標準硬件描述語言。20世紀80年頭后期，VHDL和VerilogHDL語言適應(yīng)了這種趨勢的要求，先后成為IEEE標準。

現(xiàn)在，隨著系統(tǒng)級FPGA以及系統(tǒng)芯