XilinxFPGA編程技巧之常用時(shí)序約束詳解

.*ilin*FPGA編程技巧之常用時(shí)序約束詳解根本的約束方法為了保證成功的設(shè)計(jì)，所有路徑的時(shí)序要求必須能夠讓執(zhí)行工具獲取。最普遍的三種路徑為：.輸入路徑〔InputPath〕，使用輸入約束.存放器到存放器路徑〔Register-to-RegisterPath〕，使用周期約束.輸出路徑〔OutputPath〕，使用輸出約束.具體的異常路徑〔Pathspecifice*ceptions〕，使用虛假路徑、多周期路徑約束1.輸入約束InputConstraintOFFSETIN約束限定了輸入數(shù)據(jù)和輸入時(shí)鐘邊沿的關(guān)系。1.1.1.系統(tǒng)同步輸入約束SystemSynchronousInput 在系統(tǒng)同步接口中，同一個(gè)系統(tǒng)時(shí)鐘既傳輸數(shù)據(jù)也獲取數(shù)據(jù)?？紤]到板子路徑延時(shí)和時(shí)鐘抖動(dòng)，接口的操作頻率不能太高。1-1簡(jiǎn)化的系統(tǒng)同步輸入SDR接口電路圖1-2SDR系統(tǒng)同步輸入時(shí)序上述時(shí)序的約束可寫(xiě)為：NET"SysClk"TNM_NET="SysClk";TIMESPEC"TS_SysClk"=PERIOD"SysClk"5nsHIGH50%;OFFSET=IN5nsVALID5nsBEFORE"SysClk";1.1.2.源同步輸入約束SourceSynchronousInput 在源同步接口中，時(shí)鐘是在源設(shè)備中和數(shù)據(jù)一起產(chǎn)生并傳輸。1-3簡(jiǎn)化的源同步輸入DDR接口電路1-4DDR源同步輸入時(shí)序上圖的時(shí)序約束可寫(xiě)為：NET"SysClk"TNM_NET="SysClk";TIMESPEC"TS_SysClk"=PERIOD"SysClk"5nsHIGH50%;OFFSET=IN1.25nsVALID2.5nsBEFORE"SysClk"RISING;OFFSET=IN1.25nsVALID2.5nsBEFORE"SysClk"FALLING;1.2.存放器到存放器約束Register-to-RegisterConstraint存放器到存放器約束往往指的是周期約束，周期約束的覆蓋圍包括：.覆蓋了時(shí)鐘域的時(shí)序要求.覆蓋了同步數(shù)據(jù)在部存放器之間的傳輸.分析一個(gè)單獨(dú)的時(shí)鐘域的路徑.分析相關(guān)時(shí)鐘域間的所有路徑.考慮不同時(shí)鐘域間的所有頻率、相位、不確定性差異1.1.2.1.使用DLL,DCM,PLL,andMMCM等時(shí)鐘器件自動(dòng)確定同步關(guān)系使用這一類(lèi)時(shí)鐘IPCore，只需指定它們的輸入時(shí)鐘約束，器件將自動(dòng)的根據(jù)用戶生成IPCore時(shí)指定的參數(shù)約束相關(guān)輸出，不需用戶手動(dòng)干預(yù)。1-5輸入到DCM的時(shí)鐘約束上圖的時(shí)序約束可寫(xiě)為：NET“ClkIn〞TNM_NET=“ClkIn〞;TIMESPEC“TS_ClkIn〞=PERIOD“ClkIn〞5nsHIGH50%;1.2.2.手動(dòng)約束相關(guān)聯(lián)的時(shí)鐘域在*些情況下，工具并不能自動(dòng)確定同步的時(shí)鐘域之間的時(shí)鐘時(shí)序關(guān)系，這個(gè)時(shí)候需要手動(dòng)約束。例如：有兩個(gè)有相位關(guān)系的時(shí)鐘從不同的引腳進(jìn)入FPGA器件，這個(gè)時(shí)候需要手動(dòng)約束這兩個(gè)時(shí)鐘。1-6通過(guò)兩個(gè)不同的外部引腳進(jìn)入FPGA的相關(guān)時(shí)鐘上圖的時(shí)序約束可寫(xiě)為：NET“Clk1*"TNM_NET=“Clk1*";NET“Clk2*180"TNM_NET=“Clk2*180";TIMESPEC"TS_Clk1*"=PERIOD"Clk1*75ns;TIMESPEC"TS_Clk2*180"=PERIOD"Clk2*180“TS_Clk1*/2PHAS2+1.25ns;1.2.3.異步時(shí)鐘域異步時(shí)鐘域的發(fā)送和接收時(shí)鐘不依賴于頻率或相位關(guān)系。因?yàn)闀r(shí)鐘是不相關(guān)的，所以不可能確定出建立時(shí)間、保持時(shí)間和時(shí)鐘的最終關(guān)系。因?yàn)檫@個(gè)原因，*ilin*推薦使用適當(dāng)?shù)漠惒皆O(shè)計(jì)技術(shù)來(lái)保證對(duì)數(shù)據(jù)的成功獲取。*ilin*約束系統(tǒng)允許設(shè)計(jì)者在不需考慮源和目的時(shí)鐘頻率、相位的情況下約束數(shù)據(jù)路徑的最大延時(shí)。異步時(shí)鐘域使用的約束方法的流程為：.為源存放器定義時(shí)序組.為目的存放器定義時(shí)序組.使用From-to和DATAPATHDELAY關(guān)鍵字定義存放器組之間的最大延時(shí)1.3.輸出約束OutputConstraint 輸出時(shí)序約束約束的是從部同步元件或存放器到器件管腳的數(shù)據(jù)。1.3.1.系統(tǒng)同步輸出約束SystemSynchronousOutputConstraint 系統(tǒng)同步輸出的簡(jiǎn)化模型如以下圖，在系統(tǒng)同步輸出接口中，傳輸和獲取數(shù)據(jù)是基于同一個(gè)時(shí)鐘的。1-7系統(tǒng)同步輸出其時(shí)序約束可寫(xiě)為：NET"ClkIn"TNM_NET="ClkIn";OFFSET=OUT5nsAFTER"ClkIn";1.1.3.2.源同步輸出約束SourceSynchronousOutputConstraint 在源同步輸出接口中，時(shí)鐘是重新產(chǎn)生的并且在*一FPGA時(shí)鐘的驅(qū)動(dòng)下和數(shù)據(jù)一起傳輸至下游器件。1-8源同步輸出簡(jiǎn)化電路時(shí)序圖1-9源同步小例子時(shí)序圖小例子的時(shí)序約束可寫(xiě)為：NET“ClkIn〞TNM_NET=“ClkIn〞;OFFSET=OUTAFTER“ClkIn〞REFERENCE_PIN“ClkOut〞RISING;OFFSET=OUTAFTER“ClkIn〞REFERENCE_PIN“ClkOut〞FALLING;1.3.3.虛假路徑約束FalsePathConstraint令SRC_GRP為一組源存放器，DST_GRP為一組目的存放器，如果你確定SRC_GRP到DST_GRP之間的路徑不會(huì)影響時(shí)序性能，則可以將這一組路徑約束為虛假路徑，工具在進(jìn)展時(shí)序分析的時(shí)候?qū)?huì)跳過(guò)對(duì)這組路徑的時(shí)序分析。這種路徑最常見(jiàn)于不同時(shí)鐘域的存放器數(shù)據(jù)傳輸，如以下圖：1-10虛假路徑其約束可寫(xiě)為：NET"CLK1"TNM_NET=FFS"GRP_1";NET"CLK2"TNM_NET=FFS"GRP_2";TIMESPECTS_E*ample=FROM"GRP_1"TO"GRP_2"TIG;1.3.4.多周期路徑約束Multi-CyclePathConstraint在多周期路徑里，令驅(qū)動(dòng)時(shí)鐘的周期為PERIOD，數(shù)據(jù)可以最大n*PERIOD的時(shí)間的從源同步元件傳輸?shù)侥康耐皆@一約束降低工具的布線難度而又不會(huì)影響時(shí)序性能。這種約束通常用在有時(shí)鐘使能控制的同步元件路徑中。圖1-11時(shí)鐘使能控制的存放器路徑必須說(shuō)明的是上圖Enable信號(hào)的產(chǎn)生周期必須大于等于n*PERIOD，且每個(gè)Enable傳輸一個(gè)數(shù)據(jù)。假設(shè)上圖的n=2，MC_GRP為時(shí)鐘使能Enable控制的多周期同步元件組，則約束可寫(xiě)為：NET"CLK1"TNM_NET