華中科技數(shù)字電子技術(shù)32-44課件

硬件描述語言VerilogHDL硬件描述語言HDL(HardwareDescriptionLanguag) 硬件描述語言VerilogHDLVerilog語言的基本 變量的數(shù)據(jù)Verilog程序的基本邏輯功能的仿真與 于國防部速集成電路研究計(jì)劃，（1）設(shè)計(jì)邏（1）設(shè)計(jì)（4）邏輯綜邏輯綜（4）邏輯綜邏輯綜合（2）HDL（3（3）功能仿邏輯仿FPGA廠家工（6）布局FPGA廠家工（6）布局布（5）前仿邏輯仿真邏輯仿真（7邏輯仿真（7）后仿（8）（8）靜態(tài)時(shí)分（9）在系統(tǒng)（9）在系統(tǒng)等檔共享.ABEL(AdvancedBoleanEquationLanguage)VHDLV--VeryHighSpeedIntegratedCircuit)VerilogHDL（簡稱Verilog）法根源出自C語言它相對(duì)VHDL好用好學(xué)數(shù)據(jù)類型（data易學(xué)性（easiesttolearn）由于Verilog為直接仿真語言，數(shù)據(jù)類型較簡單，語法很直觀，是指從HDL描述的數(shù)字邏輯電路模型中導(dǎo)出電路基 Verilog的間隔符主要起分隔文本的作用，可以如，clk、counter8、_net、bus_A。 不能作為標(biāo)識(shí)符使用。為了表示數(shù)字邏輯電路的邏輯狀態(tài)，Verilog語言規(guī)0邏輯00邏輯0、邏輯1邏輯1、邏輯不確定的值（未知狀態(tài) 帶基數(shù)的形式的表示方法: 科學(xué)記數(shù)法如23_5.1e2、23510.0、 parameterBIT=1,BYTE=8,

例:wire wire[7:0]databus; 一個(gè)8-bit寬的網(wǎng)絡(luò)型總線變發(fā)器寄存器。寄存器型變量只能在initial或always內(nèi)部被賦值Verilog使用大約100個(gè)預(yù)定義的定義該語言的結(jié)詞module和endmodule兩個(gè)語句之間。每個(gè)模塊實(shí)現(xiàn)特定的功2、每個(gè)模塊先要進(jìn)行端口的定義，并說明輸入（input)和輸（output),然后對(duì)模塊功能進(jìn)3、除了endmodule語句外，每個(gè)語句后必須有分4、可以用/*---*/和//…..對(duì)VerilogHDL程序

modulemux2to1(absel,out);inputa,b,sel;//定義輸入信號(hào)outputout;//定義輸出信號(hào)wireselnot;//定義內(nèi)部節(jié)點(diǎn)信號(hào)數(shù)據(jù)//下面對(duì)電路的邏輯功能