數(shù)字電子技術第五章時序邏輯電路

數(shù)字電子技術第五章時序邏輯電路第一頁，共六十九頁，2022年，8月28日概述一、時序電路的特點1.邏輯功能特點任何時刻電路的輸出，不僅和該時刻的輸入信號有關，而且還取決于電路原來的狀態(tài)。2.電路組成特點(1)與時間因素(CP)有關；(2)含有記憶性的元件(觸發(fā)器)。組合邏輯電路存儲電路…………x1…xiy1…yjw1wkq1ql輸入輸出第二頁，共六十九頁，2022年，8月28日二、時序電路邏輯功能表示方法1.邏輯表達式(1)輸出方程(3)狀態(tài)方程(2)驅動方程2.狀態(tài)表、卡諾圖、狀態(tài)圖和時序圖組合邏輯電路存儲電路…………x1…xiy1…yjw1wkq1qlx1y1y2JKQ1Q2x21J1KC1CP第三頁，共六十九頁，2022年，8月28日三、時序邏輯電路分類1.按邏輯功能劃分：計數(shù)器、寄存器、讀/寫存儲器、順序脈沖發(fā)生器等。2.按時鐘控制方式劃分：同步時序電路觸發(fā)器共用一個時鐘CP，要更新狀態(tài)的觸發(fā)器同時翻轉。異步時序電路電路中所有觸發(fā)器沒有共用一個CP。3.按輸出信號的特性劃分：Moore型Mealy型存儲電路Y(tn)輸出WQX(tn)輸入組合電路CPY(tn)輸出CPX(tn)輸入存儲電路組合電路組合電路第四頁，共六十九頁，2022年，8月28日5.1時序電路的基本分析和設計方法5.1.1時序電路的基本分析方法一、分析的一般步驟時序電路時鐘方程驅動方程狀態(tài)表狀態(tài)圖時序圖CP觸發(fā)沿特性方程輸出方程狀態(tài)方程計算第五頁，共六十九頁，2022年，8月28日二、分析舉例寫方程式時鐘方程輸出方程(同步)驅動方程狀態(tài)方程特性方程(Moore型)[例][解]1J1KC11J1KC11J1KC1&FF1FF0FF2CPY方法1第六頁，共六十九頁，2022年，8月28日功能：該電路能對CP脈沖進行六進制計數(shù)，并在Y端輸出上升沿作為進位輸出信號。故為六進制計數(shù)器計算，列狀態(tài)轉換表（初始狀態(tài)設為000）時鐘CP現(xiàn)態(tài)次態(tài)輸出Y0123450100010011011111111101010001011011001011111110100000101010Q0nQ1nQ2nQ0n+1Q1n+1Q2n+1能否自啟動?能自啟動：存在無效狀態(tài)，但沒有形成循環(huán)。不能自啟動：無效狀態(tài)形成循環(huán)。第七頁，共六十九頁，2022年，8月28日圓圈內表示Q2Q1Q0的狀態(tài)；箭頭表示電路狀態(tài)轉換的方向；箭頭上方的“

x/y

”中，x表示轉換所需的輸入變量取值，y表示現(xiàn)態(tài)下的輸出值。本例中沒有輸入變量，故x處空白。畫狀態(tài)轉換圖000001011YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n輸出次態(tài)現(xiàn)態(tài)00010011001110000000110010111011111111111000011001Q2Q1Q0x/y/1/1111110100/1/1/1/001011011101010有效狀態(tài)和有效循環(huán)010101/1/1無效狀態(tài)和無效循環(huán)第八頁，共六十九頁，2022年，8月28日方法2

利用卡諾圖求狀態(tài)圖11001100Q2n+1Q2nQ1nQ0n010001111001100110Q1n+1Q2nQ1nQ0n010001111000001111Q0n+1Q2nQ1nQ0n0100011100Q2n+1Q1n+1Q0n+1Q1nQ0nQ2n0100011110001011111101000010110100000001011111110100010101第九頁，共六十九頁，2022年，8月28日畫時序圖000001/1011/1111/1110/1100/1/0123456CPCP下降沿觸發(fā)Q2Q1Q0000001011111110100000Y必須畫出一個計數(shù)周期的波形。第十頁，共六十九頁，2022年，8月28日5.1.2時序電路的基本設計方法1.設計的一般步驟時序邏輯問題邏輯抽象狀態(tài)轉換圖（表）狀態(tài)化簡最簡狀態(tài)轉換圖（表）電路方程式(時鐘方程)（輸出方程）(狀態(tài)方程)求出驅動方程選定觸發(fā)器的類型邏輯電路圖檢查能否自啟動狀態(tài)分配，二進制編碼的狀態(tài)圖…第十一頁，共六十九頁，2022年，8月28日2.設計舉例按如下狀態(tài)圖設計時序電路。000/0/0/0/0/0001010011100101/1[解]已給出最簡狀態(tài)圖，若用同步方式：輸出方程0001111001Y000001為方便，略去右上角標n。狀態(tài)方程00011110011010100100011[]第十二頁，共六十九頁，2022年，8月28日選用JK觸發(fā)器驅動方程約束項邏輯圖CP1KC1FF1&1JY1J1KC1FF01KC1FF2&1J1&檢查能否自啟動：110111000能自啟動/0/1(Moore型)輸出方程第十三頁，共六十九頁，2022年，8月28日1/1[]設計一個串行數(shù)據(jù)檢測電路，要求輸入3或3個以上數(shù)據(jù)1時輸出為1，否則為0。[解]邏輯抽象，建立原始狀態(tài)圖S0—原始狀態(tài)(0)S1—輸入1個1S2—連續(xù)輸入2個1S3—連續(xù)輸入3或3個以上1S0S1S2S3X—輸入數(shù)據(jù)Y—輸出入數(shù)據(jù)0/01/00/01/00/00/01/1狀態(tài)化簡S0S1S20/01/00/01/00/01/10/00/0等價狀態(tài)：若狀態(tài)對(Si,Sj),當輸入相同且有相同輸出，并轉換到相同的次態(tài)，則這兩個狀態(tài)等價，可合并掉一個。第十四頁，共六十九頁，2022年，8月28日狀態(tài)分配、狀態(tài)編碼、狀態(tài)圖S0S1S20/01/00/01/00/01/1M=3，取n=2S0

=00S1

=01S2

=110001110/01/00/01/00/01/1選觸發(fā)器、寫方程式選JK()觸發(fā)器,同步方式輸出方程Q1nQ0nX0100011110Y000001Q11Q01狀態(tài)方程第十五頁，共六十九頁，2022年，8月28日驅動方程約束項&邏輯圖CPX1Y1J1KC1FF0Q0(Mealy型)無效狀態(tài)

1010000/0111/1能自啟動Q11KC1FF1&1J00001111第十六頁，共六十九頁，2022年，8月28日5.2計數(shù)器(Counter)5.2.1計數(shù)器的特點和分類一、計數(shù)器的功能及應用1.功能：對時鐘脈沖CP計數(shù)。2.應用：分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列、進行數(shù)字運算等。二、計數(shù)器的特點1.輸入信號：計數(shù)脈沖CPMoore型2.主要組成單元：時鐘觸發(fā)器第十七頁，共六十九頁，2022年，8月28日三、計數(shù)器的分類按數(shù)制分：二進制計數(shù)器十進制計數(shù)器N進制(任意進制)計數(shù)器按計數(shù)方式分：加法計數(shù)器減法計數(shù)器可逆計數(shù)(Up-DownCounter)按觸發(fā)器翻轉是否同時分：同步計數(shù)器(Synchronous)異步計數(shù)器(Asynchronous)按開關元件分：TTL計數(shù)器CMOS計數(shù)器第十八頁，共六十九頁，2022年，8月28日5.2.2二進制計數(shù)器計數(shù)器計數(shù)容量、長度或模的概念計數(shù)器能夠記憶輸入脈沖的數(shù)目，即電路的有效狀態(tài)數(shù)M。3位二進制同步加法計數(shù)器：00001111/14位二進制同步加法計數(shù)器：000111/1n位二進制同步加法計數(shù)器：第十九頁，共六十九頁，2022年，8月28日一、二進制同步計數(shù)器1.3位二進制同步加法計數(shù)器(1)結構示意框圖與狀態(tài)圖三位二進制同步加法計數(shù)器CPCarry輸入計數(shù)脈沖送給高位的進位信號000001/0010/0011/0100/0101/0110/0111/0/1第二十頁，共六十九頁，2022年，8月28日FF2、FF1、FF0Q2、Q1、Q0設計方法一：按前述設計步驟進行（P297299）設計方法二：按計數(shù)規(guī)律進行級聯(lián)

CPQ2Q1Q0C012345678000001010011100101110111000000000010C=Q2n

Q1n

Q0n來一個CP翻轉一次J0=K0=1當Q0=1，CP到來即翻轉J1=K1=Q0當Q1Q0=1，CP到來即翻轉J2=K2=Q1Q0=T0=T1=T2(2)分析和選擇觸發(fā)器第二十一頁，共六十九頁，2022年，8月28日J0=K0=1J1=K1=Q0J2=K2=Q1Q0CP1J1KC1FF011J1KC1FF11J1KC1FF2&&CQ0Q1Q2Q0Q1Q2串行進位觸發(fā)器負載均勻CP1J1KC1FF011J1KC1FF11J1KC1FF2&&CQ0Q1Q2Q0Q1Q2并行進位低位觸發(fā)器負載重(3)用T型觸發(fā)器構成的邏輯電路圖第二十二頁，共六十九頁，2022年，8月28日(5)

n位二進制同步加法計數(shù)器級聯(lián)規(guī)律：(4)用T’型觸發(fā)器構成的邏輯電路圖CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q21&1&第二十三頁，共六十九頁，2022年，8月28日B=Q2n

Q1n

Q0nBorrow若用T觸發(fā)器：2.

3位二進制同步減法計數(shù)器CPQ2Q1Q0B0123456700011111010110001101000110000000—向高位發(fā)出的借位信號T0=1T1=Q0nT2=Q1n

Q0n級聯(lián)規(guī)律：CP1J1KC1FF011J1KC1FF11J1KC1FF1&&BQ0Q1Q2Q0Q1Q2第二十四頁，共六十九頁，2022年，8月28日3.3位二進制同步可逆計數(shù)器(1)單時鐘輸入二進制同步可逆計數(shù)器加/減控制端加計數(shù)T0=

1、T1=

Q0n、

T2

=Q1nQ0n減計數(shù)T0=1、T1=Q0n、

T2=Q1nQ0nCPQ01J1KC1FF01Q0Q21J1KC1FF2Q2Q11J1KC1FF1Q1U

/

D1&1&1&1C/B第二十五頁，共六十九頁，2022年，8月28日(2)雙時鐘輸入二進制同步可逆計數(shù)器加計數(shù)脈沖減計數(shù)脈沖CP0=CPU+CPDCP1=CPU·Q0n

+CPD·Q0nCP2=

CPU·Q1n

Q0n

+CPD·Q1n

Q0nCPU和CPD互相排斥CPU

=CP，CPD=0CPD=CP，CPU=0CPUQ01J1KC1FF01Q0Q21J1KC1FF21Q2Q11J1KC1FF11Q11&1&1CPD第二十六頁，共六十九頁，2022年，8月28日4.集成二進制同步計數(shù)器(1)集成4位二進制同步加法計數(shù)器1234567816151413121110974161(3)VCCCOQ0Q1Q2Q3CTTLDCR

CP

D0

D1D2D3

CTP地引腳排列圖邏輯功能示意圖74161Q0Q1Q2Q3CTTLDCOCPCTPCR

D0

D1D2D3000000110011CR=0Q3Q0=0000同步并行置數(shù)CR=1，LD=0，CP異步清零Q3Q0=D3D074LS161和74LS163第二十七頁，共六十九頁，2022年，8月28日74161的狀態(tài)表

輸入

輸出

注CRLDCTP

CTTCPD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+1CO010

d3

d2

d1d0

111111011000000d3

d2

d1

d0

計數(shù)

保持

保

持

0清零置數(shù)CR

=

1,LD

=

1,CP，CTP=CTT=

1二進制同步加法計數(shù)CTPCTT=0CR

=

1，LD=

1，保持若CTT=0CO=0若CTT=174163第二十八頁，共六十九頁，2022年，8月28日(2)集成4位二進制同步可逆計數(shù)器1)74191（單時鐘）74191Q0Q1Q2Q3U/DLDCO/BOCPCTD0

D1D2D3RC加計數(shù)時CO/BO=Q3nQ2nQ1nQ0n并行異步置數(shù)減計數(shù)時CO/BO=Q3nQ2nQ1nQ0nCT

=

1,CO/BO

=

1時，1234567816151413121110974191D1

Q1

Q0

CT

U/D

Q2Q3

地VCCD0CPRC

CO/BOLDD2D3LDCTU/DCPD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+10d3

d2

d1d0

10010111d3

d2

d1

d0加法計數(shù)

減法計數(shù)保持

第二十九頁，共六十九頁，2022年，8月28日1234567816151413121110974193D1

Q1

Q0

CPDCPUQ2Q3

地VCCD0CRBOCO

LDD2D32)74193(雙時鐘)CO74193Q0Q1Q2Q3LDCPUCRD0

D1D2D3BOCPDCRLDCPU

CPDD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+1注100d3

d2

d1d0

01101101110000d3

d2

d1

d0

加法計數(shù)

減法計數(shù)

保持異步清零異步置數(shù)BO=CO=1第三十頁，共六十九頁，2022年，8月28日二、二進制異步計數(shù)器1.二進制異步加法計數(shù)器CPQ0Q1Q2CP0=CPCP1=Q0CP2=Q1用T

觸發(fā)器(J

=

K=

1)下降沿觸發(fā)C=Q2n

Q1n

Q0n1Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21CCP&并行進位若采用上升沿觸發(fā)的T觸發(fā)器CP0=CPCP1=Q0CP2=Q1第三十一頁，共六十九頁，2022年，8月28日D

觸發(fā)器構成的T

觸發(fā)器——下降沿觸發(fā)若改用上升沿觸發(fā)的D觸發(fā)器？Q0Q1CPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0CQ0Q1CPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0C第三十二頁，共六十九頁，2022年，8月28日2.二進制異步減法計數(shù)器CPQ2Q1Q0012345678000111110101100011010001000用T

觸發(fā)器(J

=

K=

1)上升沿觸發(fā)CP0=CPCP1=Q0CP2=Q1B

=

Q2n

Q1n

Q0n二進制異步計數(shù)器級間連接規(guī)律計數(shù)規(guī)律T觸發(fā)器的觸發(fā)沿上升沿下降沿加法計數(shù)CPi=Qi-1CPi

=Qi-1減法計數(shù)CPi=Qi-1CPi=Qi-11Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21BCP&第三十三頁，共六十九頁，2022年，8月28日123456714131211109874197CT/LDQ2D2D0

Q0

CP1地VCCCRQ3D3D1Q1CP074197Q0Q1Q2Q3CRCP1D0

D1D2D3CP0CT/LD3.集成二進制異步計數(shù)器74197、74LS197計數(shù)/置數(shù)異步清零異步置數(shù)加法計數(shù)二—八—十六進制計數(shù)第三十四頁，共六十九頁，2022年，8月28日二-八-十六進制計數(shù)器的實現(xiàn)M=2計數(shù)輸出：M=8計數(shù)輸出：Q1Q1Q21J1KC1FF2Q21Q31J1KC1FF3Q3111J1KC1FF1CP1CP011J1KC1FF0Q0Q0M=16計數(shù)輸出：其它：74177、74LS177、74293、74LS293等。第三十五頁，共六十九頁，2022年，8月28日5.2.3十進制計數(shù)器（8421BCD碼）一、十進制同步計數(shù)器1.十進制同步加法計數(shù)器00000001/00010/00011/00100/00101/00110/0011110001001/0/0/0/1狀態(tài)圖時鐘方程輸出方程00000000Q3nQ2nQ1nQ0n0001111010

00011110C第三十六頁，共六十九頁，2022年，8月28日Q1nQ0nQ3nQ2n0001111000011110Q3n+1Q2n+1Q1n+1Q0n+1

0

0

0

10

1

0

11

0

0

10

0

0

00

0

1

00

1

1

00

1

0

01

0

0

00

0

1

10

1

1

1

狀態(tài)方程選擇下降沿、JK觸發(fā)器驅動方程J0=K0=1,J1=Q3nQ0n,K1=Q0J2=K2=Q1nQ0nJ3=Q2nQ1nQ0n

,

K3=Q0n

邏輯圖CP1KC1FF2&1JC1J1KC1FF01KC1FF3&1J1&Q1Q01KC1FF1&1J&Q2Q3Q3檢查能否自啟動將無效狀態(tài)10101111代入狀態(tài)方程：101010110100111011111000110010110100能自啟動第三十七頁，共六十九頁，2022年，8月28日2.十進制同步減法計數(shù)器00001001/11000/00111/00110/00101/00100/0001100100001/0/0/0/0(略)3.十進制同步可逆計數(shù)器(略)第三十八頁，共六十九頁，2022年，8月28日4.集成十進制同步計數(shù)器74160、741621234567816151413121110974160(2)VCCCOQ0Q1Q2Q3CTTLDCR

CP

D0

D1D2D3

CTP地(引腳排列與74161相同)異步清零功能：(74162同步清零)同步置數(shù)功能：同步計數(shù)功能：保持功能：進位信號保持進位輸出低電平(1)集成十進制同步加法計數(shù)器第三十九頁，共六十九頁，2022年，8月28日(2)集成十進制同步可逆計數(shù)器1)74190(單時鐘，引腳與74191相同)異步并行置數(shù)功能：同步可逆計數(shù)功能：加法計數(shù)減法計數(shù)保持功能：1234567816151413121110974190D1

Q1

Q0

CT

U/D

Q2Q3

地VCCD0CPRCCO/BOLDD2D3第四十頁，共六十九頁，2022年，8月28日2)74192(雙時鐘，引腳與74193相同)1234567816151413121110974192D1

Q1

Q0

CPDCPUQ2Q3

地VCCD0CRBOCO

LDD2D3異步清零功能：異步置數(shù)功能：同步可逆計數(shù)功能：加法計數(shù)減法計數(shù)保持功能第四十一頁，共六十九頁，2022年，8月28日123456714131211109874290S9AS9BQ2Q1地VCCR0BR0ACP1CP0Q0

Q3二*、十進制異步計數(shù)器3.集成十進制異步計數(shù)器74LS290異步清零功能S9AS9BQ0Q1Q2Q3R0BR0AM1=2M1=5CP0CP1110000異步置“9”功能111001異步計數(shù)功能M=

2M

=

5M

=

10CPCPCPCP第四十二頁，共六十九頁，2022年，8月28日同步置數(shù)異步清零六進制計數(shù)器七進制計數(shù)器5.2.4N進制計數(shù)器方法用觸發(fā)器和門電路設計用集成計數(shù)器構成清零端置數(shù)端(同步、異步)[例]利用EWB觀察同步和異步歸零的區(qū)別。第四十三頁，共六十九頁，2022年，8月28日一、利用同步清零或置數(shù)端獲得N進制計數(shù)思路：當計數(shù)到

SN

–1后使計數(shù)回到

S0

狀態(tài)2.求歸零邏輯表達式；1.寫出狀態(tài)SN

–1的二進制代碼；3.畫連線圖。步驟：[]用4位二進制計數(shù)器74163構成十二進制計數(shù)器。解：1.=10112.歸零表達式：3.連線圖74163Q0Q1Q2Q3CTTLDCOCPCTPD0

D1D2D3CR1&同步清零同步置零第四十四頁，共六十九頁，2022年，8月28日二、利用異步清零或置數(shù)端獲得N進制計數(shù)當計數(shù)到SN

時，立即產(chǎn)生清零或置數(shù)信號，使返回S0狀態(tài)。（瞬間即逝）思路：步驟：1.寫出狀態(tài)SN

的二進制代碼；2.求歸零邏輯表達式；3.畫連線圖。[]用二-八-十六進制異步計數(shù)器197構成12進制計數(shù)器。74197Q0Q1Q2Q3CP0D0D1D2D3CRCPCP1LDCT/&狀態(tài)S12的作用：產(chǎn)生歸零信號異步清零異步置零第四十五頁，共六十九頁，2022年，8月28日三、計數(shù)容量的擴展1.集成計數(shù)器的級聯(lián)74161(1)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ4Q5Q6Q774161(0)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ0Q1Q2Q3CP11111CO016

16

=

25674290(個位)Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1CP74290(十位)Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1Q0Q1Q2Q3Q0Q1Q2Q312481020408010

10

=

100第四十六頁，共六十九頁，2022年，8月28日2.利用級聯(lián)獲得大容量N進制計數(shù)器1)級聯(lián)N1和N2進制計數(shù)器，容量擴展為N1N2N1進制計數(shù)器N2進制計數(shù)器CP進位CCP[例]用74290構成六十進制計數(shù)器74290Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1CP74290Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1Q0Q1Q2Q3Q0Q1Q2Q3N1=10N2

=

6個位十位異步清零個位芯片應逢十進一60=610=N1N2=N第四十七頁，共六十九頁，2022年，8月28日2)用歸零法或置數(shù)法獲得大容量的N進制計數(shù)器[例]

試分別用74161和74162接成六十進制計數(shù)器。Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ4Q5Q6Q774161(0)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ0Q1Q2Q3CP111CO074161(1)用SN

產(chǎn)生異步清零信號：用

SN–1產(chǎn)生同步置數(shù)信號：&11&先用兩片74161構成256進制計數(shù)器第四十八頁，共六十九頁，2022年，8月28日74162—同步清零，同步置數(shù)。再用歸零法將M=

100改為N

=

60進制計數(shù)器，即用SN–1產(chǎn)生同步清零、置數(shù)信號。先用兩片74162構成1010進制計數(shù)器，Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ4Q5Q6Q774162(0)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ0Q1Q2Q3CP111CO074162(1)11&11第四十九頁，共六十九頁，2022年，8月28日1.同步清零(或置數(shù))端計數(shù)終值為SN–1

異步清零(或置數(shù))端計數(shù)終值為SN2.用集成二進制計數(shù)器擴展容量后，終值SN(或SN–1)是二進制代碼；用集成十進制計數(shù)器擴展容量后，終值SN

(或SN–1)的代碼由個位、十位、百位的十進制數(shù)對應的BCD代碼構成。要點第五十頁，共六十九頁，2022年，8月28日5.3寄存器和讀/寫存儲器(RegisterandRandomAccessMemory)5.3.1寄存器的主要特點和分類一、概念和特點1.概念寄存：把二進制數(shù)據(jù)或代碼暫時存儲起來。寄存器：具有寄存功能的電路。2.特點主要由觸發(fā)器構成,一般不對存儲內容進行處理。并行輸入并行輸出FF0FF1FFn–1D0

D1Dn–1Q0

Q1Qn–1控制信號101…0101…001010101串行輸入串行輸出第五十一頁，共六十九頁，2022年，8月28日二、分類1.按功能分基本寄存器移位寄存器(并入并出)(并入并出、并入串出、串入并出、串入串出)2.按開關元件分TTL寄存器CMOS寄存器基本寄存器移位寄存器多位D型觸發(fā)器鎖存器寄存器陣列單向移位寄存器雙向移位寄存器基本寄存器移位寄存器(多位D型觸發(fā)器)(同TTL)第五十二頁，共六十九頁，2022年，8月28日5.3.2基本寄存器并入并出結構簡單抗干擾能力下面請看置數(shù)演示4位寄存器Q0Q1

Q2Q3Q0

Q1Q2Q3FF0FF1FF2FF3D0CPC1C1C11D1D1DRRRRD1D2D3C11DCR1D1D1D1D由D觸發(fā)器構成，因此能鎖存輸入數(shù)據(jù)。D0D1

D2D3RRRR1CR

CR為異步清零端，當CR=0時，各觸發(fā)器均被置0。寄存器工作時，CR應為高電平。

D0~D3稱為并行數(shù)據(jù)輸入端，當時鐘CP上升沿到達時，D0~D3被并行置入到4個觸發(fā)器中，使Q3Q2Q1Q0=D3D2D1D0。D0D1

D2D3D0D1

D2D3D0D1

D2D3在CR=1且CP上升沿未到達時，各觸發(fā)器的狀態(tài)不變，即寄存的數(shù)碼保持不變。Q0~Q3是同時輸出的，這種輸出方式稱并行輸出。Q0

Q1Q2

Q3第五十三頁，共六十九頁，2022年，8月28日二、雙4位鎖存器(74116)Latch(一)引腳排列圖和邏輯功能示意圖74116Q0Q1Q2Q3CRLEAD0

D1D2D3LEB異步清零送數(shù)控制數(shù)碼并行輸入數(shù)碼并行輸出(二)邏輯功能清零送數(shù)保持第五十四頁，共六十九頁，2022年，8月28日三、44寄存器陣列(74170、74LS170)(一)引腳排列圖和邏輯功能示意圖74170Q0Q1Q2Q3ENRD0

D1D2D3ENWAW0AW1AR0AR1并行數(shù)碼輸入數(shù)

碼

輸

出AW0、AW1—寫入地址碼AR0、AR1—讀出地址碼ENW—寫入時鐘脈沖ENR—讀出時鐘脈沖1234567816151413121110974170VCCD0AW0AW1ENWENR

Q0Q1D1D2

D3

AR1

AR0

Q3Q2

地第五十五頁，共六十九頁，2022年，8月28日(二)邏輯功能16個D鎖存器

構成存儲矩陣能存放4個字:W0、W1、W2、W3Q0Q1Q2Q3ENRD0D1D2D3ENWAW0AW1AR0AR1FF00FF01FF02FF03FF10FF11FF12FF13FF20FF21FF22FF23FF30FF31FF32FF33000000100010100100010100100010011100010001××寫入禁止00000010100101001001110001××1111特點:能同時進行讀寫每個字有4位：第五十六頁，共六十九頁，2022年，8月28日

5.3.3移位寄存器一、單向移位寄存器右移寄存器Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF3時鐘方程驅動方程狀態(tài)方程Di000000001011100000001011100000010011000001101100000101000001000000100000第五十七頁，共六十九頁，2022年，8月28日左移寄存器Di左移輸入左移輸出驅動方程狀態(tài)方程主要特點：1.輸入數(shù)碼在CP控制下，依次右移或左移；2.寄存n位二進制數(shù)碼。N個CP完成串行輸入，并可從Q0Q3端獲得并行輸出，再經(jīng)n個CP又獲得串行輸出。3.若串行數(shù)據(jù)輸入端為0，則n個CP后寄存器被清零。Q3CPQ0Q1Q2C11DFF0C11DFF1C11DFF2C11DFF3第五十八頁，共六十九頁，2022年，8月28日二、雙向移位寄存器(自學)三、集成移位寄存器1.8位單向移位寄存器74164DSADSB

Q0

Q1Q2

Q3地123456714131211109874164VCCQ7

Q6Q5

Q4CRCP74164Q7Q6Q5Q4Q3Q2Q1Q0CPCRDSADSB異步清零00

0

0

0

000保持不變0

11送數(shù)第五十九頁，共六十九頁，2022年，8月28日d0000×保持××××××01左移輸入00Q3Q2Q1×××××11左移輸入11Q3Q2Q1×××××1011右移輸入0Q2Q1Q00××××0×101右移輸入1Q2Q1Q01××××1×101并行置數(shù)d3d2d1d0d3d2d1××111保持××××××0××1置零0000×××××××××0Q3Q2Q1Q0D3D2D1D0DSRDSLCPM0M1CR說明輸