數(shù)字電路與系統(tǒng)設(shè)計實驗

數(shù)字電路與系統(tǒng)設(shè)計實驗第一頁，共九十八頁，2022年，8月28日內(nèi)容第一章數(shù)字電路實驗基本知識第二章實驗基本儀器第三章實驗內(nèi)容第二頁，共九十八頁，2022年，8月28日數(shù)子系統(tǒng)設(shè)計基礎(chǔ)第一章數(shù)字電路實驗基本知識第三頁，共九十八頁，2022年，8月28日一、數(shù)字集成電路(IC)封裝中、小規(guī)模數(shù)字IC中常用TTL電路和CMOS電路。TTL器件型號以74（或54）作為前綴的，稱為74/54系列。高速CMOS電路HC（74HC系列）以及與TTL兼容的高速CMOS電路HCT(74HCT系列)。TTL電路與COMS電路各有優(yōu)缺點，TTL速度高，CMOS電路功耗小、電源范圍大、抗擾能力強(qiáng)。第四頁，共九十八頁，2022年，8月28日1、數(shù)字IC有多種封裝形式。實驗中所用74系列器件封裝選用雙列直插式（DIP）。從正面看，DIP器件一端有一個半圓缺口，這是正方向的標(biāo)志。IC芯片的引腳序號是依次半圓缺口為參考點定位的，缺口左下邊的第一個引腳編號為1，IC引腳編號按逆時針方向增加。DIP封裝特點第1引腳第7引腳第8引腳第14引腳第五頁，共九十八頁，2022年，8月28日2、74系列器件一般右下角的最后一個引腳是GND，右上角的引腳是Vcc。例如，14引腳器件引腳7是GND；引腳14是Vcc。GNDVCC使用集成電路器件時要先看清楚其引腳分配圖，找對電源和地引腳，避免因接線錯誤造成器件損壞。第六頁，共九十八頁，2022年，8月28日二、復(fù)雜可編程邏輯器件（CPLD）封裝復(fù)雜可編程邏輯器件EPM7128SLC84是84引腳的PLCC（PlasticLeadedChipCarrier）封裝，下圖是封裝正面。器件的正面上方的小圓點指示引腳1，引腳編號按逆時針方向增加，引腳2在引腳1的左邊，引腳84在引腳1的右邊。必須注意:不能帶電插拔器件。插拔器件、連接或安裝線路只能在關(guān)斷電源的情況下進(jìn)行。定位點第七頁，共九十八頁，2022年，8月28日三、數(shù)字電路邏輯狀態(tài)規(guī)定1.數(shù)字電路是一種開關(guān)電路，開關(guān)的兩種狀態(tài)“開通”與“關(guān)斷”，用二元常量0和1來表示。2.數(shù)字邏輯電路中，邏輯狀態(tài)“1”和“0”信號的電平有兩種規(guī)定，即正邏輯和負(fù)邏輯。正邏輯規(guī)定，高電平表示邏輯“1”，低電平則表示邏輯“0”；負(fù)邏輯規(guī)定，低電平表示邏輯“1”，高電平則表示邏輯“0”。對于TTL電路正邏輯“1”電平在2.4～3.6V之間，邏輯“0”電平在0.2～0.4V之間。第八頁，共九十八頁，2022年，8月28日四、數(shù)字電路測試及故障查找、排除第九頁，共九十八頁，2022年，8月28日1.數(shù)字電路測試數(shù)字電路靜態(tài)測試指的是給定數(shù)字電路若干組靜態(tài)輸入值，測定數(shù)字電路的輸出值是否正確。數(shù)字電路電平測試是測量數(shù)字電路輸入與輸出邏輯電平（電壓）值是否正確的一種方法。數(shù)字邏輯電路中，對于74系列TTL集成電路要求，輸入低電平≤0.8V，輸入高電平≥2V；輸出低電平≤0.2V，輸出高電平≥3.5V。動態(tài)測試：在靜態(tài)測試的基礎(chǔ)上，按設(shè)計要求在輸入端加動態(tài)脈沖信號，觀察輸出端波形是否符合設(shè)計要求，這是動態(tài)測試。第十頁，共九十八頁，2022年，8月28日2.故障查找與排除a.器件故障是器件失效（被燒壞）或接插問題引起的故障b.接線錯誤是指有漏線錯誤和布線錯誤。漏線的現(xiàn)象往往是忘記連接電源和地、線路輸入端的懸空。c.設(shè)計錯誤

自然會造成與預(yù)想的結(jié)果不一致。原因是所用器件的原理沒有掌握。d.

實驗中發(fā)現(xiàn)結(jié)果與預(yù)期不一致，應(yīng)仔細(xì)觀測現(xiàn)象，冷靜分析問題所在。首先檢查儀器、儀表的使用是否正確。在正確使用儀器、儀表的前提下，按邏輯圖和接線圖查找問題出現(xiàn)在何處。查找與糾錯是綜合分析、仔細(xì)推究的過程，有多種方法，以“二分法”查錯速度較快。第十一頁，共九十八頁，2022年，8月28日五、數(shù)字系統(tǒng)設(shè)計實驗步驟1.實驗設(shè)計方案設(shè)計，原理設(shè)計，線路設(shè)計2.選擇器件準(zhǔn)備連接導(dǎo)線，選擇器件，按功能塊相對集中地排列器件3.布線順序

VCC，GND，輸入/輸出，控制線4.儀器檢測（電源，示波器，信號源）5.實驗測試、調(diào)試與記錄第十二頁，共九十八頁，2022年，8月28日6.撰寫實驗總結(jié)報告(1)實驗內(nèi)容(2)實驗?zāi)康?3)實驗設(shè)備(4)實驗方法與手段(5)實驗原理圖(6)實驗現(xiàn)象（結(jié)果）記錄分析(7)實驗結(jié)論與體會這包括實驗方案的正確性、可行性如何？可否進(jìn)一步優(yōu)化？有哪些收獲體會？有哪些經(jīng)驗教訓(xùn)？有哪些建議？等。第十三頁，共九十八頁，2022年，8月28日第二章實驗基本儀器數(shù)字系統(tǒng)設(shè)計實驗所需設(shè)備有：直流穩(wěn)壓電源，示波器，基于CPLD的數(shù)字電路實驗系統(tǒng)，萬用表，信號源，計算機(jī)。第十四頁，共九十八頁，2022年，8月28日一、直流穩(wěn)壓電源第十五頁，共九十八頁，2022年，8月28日二、示波器示波器是一種用來測量電信號波形的電子儀器。用示波器能夠觀察電信號波形，測量電信號的電壓大小，周期信號的頻率和周期大小。雙蹤示波器能夠同時觀察兩路電信號波形。第十六頁，共九十八頁，2022年，8月28日示波器面板說明1.電源部分2.垂直部分與輸入通道3.水平部分4.同步與觸發(fā)第十七頁，共九十八頁，2022年，8月28日1．主機(jī)電源部分：

電源開關(guān)（POWER）電源指示燈輝度旋鈕（INTENSITRY）聚焦旋鈕（FOCUS）校準(zhǔn)信號輸出端子（CAL）。顯示屏第十八頁，共九十八頁，2022年，8月28日2．垂直方向部分（VERTICAL）通道1輸入端（CH1INPUT（X））通道2輸入端（CH2INPUT（Y））衰減器開關(guān)（VOLTS／DIV）如果使用的是10：1的探極，計算時將幅度X10。第十九頁，共九十八頁，2022年，8月28日輸入信號與示波器內(nèi)部放大器連接方式選擇開關(guān)

交流（AC）：放大器輸入端與信號連接由電容器來耦合；接地（GND）：輸入信號與放大器斷開，放大器的輸入端接地；直流（DC）：放大器輸入與信號輸入端直接耦合。第二十頁，共九十八頁，2022年，8月28日垂直方式工作開關(guān)（VERTICALMODE）:選擇垂直方向的工作方式通道1選擇（CH1）：屏幕上僅顯示CH1的信號；通道2選擇（CH2）：屏幕上僅顯示CH2的信號；雙蹤選擇（DUAL）：屏幕上顯示雙蹤，自動以交替或斷續(xù)方式，同時顯示CH1和CH2的信號；疊加（ADD）：顯示CH1和CH2輸入信號的代數(shù)和。第二十一頁，共九十八頁，2022年，8月28日3．水平方向部分（HORIZONTAL）

主掃描時間系數(shù)選擇開關(guān)（TIME／DIV）

X一Y控制鍵：按入此鍵，垂直偏轉(zhuǎn)信號接入CH2輸入端，水平偏轉(zhuǎn)信號接入CH1輸入端。第二十二頁，共九十八頁，2022年，8月28日4．同步與觸發(fā)系統(tǒng)（TRIGGER）觸發(fā)源選擇開關(guān)（SOURCE）通道1觸發(fā)（CH1，X－Y）：CH1的輸入信號為觸發(fā)信號，當(dāng)工作方式在X－Y方式時，撥動開關(guān)應(yīng)設(shè)置干此檔；通道2觸發(fā)(CH2):CH2的輸入信號是觸發(fā)信號；電源觸發(fā)（LINE）：電源頻率信號為觸發(fā)信號；外觸發(fā)（EXT）：外觸發(fā)輸入端的觸發(fā)信號是外部信號，用于特殊信號的觸發(fā)。第二十三頁，共九十八頁，2022年，8月28日交替觸發(fā)（TRIGALT）在雙蹤交替顯示時，觸發(fā)信號來自于兩個垂直通道，此方式可用于同時觀察兩路不相關(guān)信號。觸發(fā)電平旋鈕（TRIGLEVEL用于調(diào)節(jié)被測信號在某選定電平觸發(fā)，當(dāng)旋鈕轉(zhuǎn)向“＋”時顯示波形的觸發(fā)電平上升，反之觸發(fā)電平下降。電平鎖定（LOCK）

無論信號如何變化，觸發(fā)電平自動保持在最佳位置，不需調(diào)節(jié)電平。同步與觸發(fā)系統(tǒng)（TRIGGER）第二十四頁，共九十八頁，2022年，8月28日釋抑（HOLDOFF）當(dāng)信號波形復(fù)雜，用電平旋鈕不能穩(wěn)定觸發(fā)時，可用“釋抑”旋鈕使波形穩(wěn)定同步。觸發(fā)極性按鈕（SLOPE）:觸發(fā)極性選擇。用于選擇信號的上升沿和下降沿觸發(fā)。第二十五頁，共九十八頁，2022年，8月28日觸發(fā)方式選擇（TRIGMODE）自動（AUTO）：自動掃描方式，掃描電路自動進(jìn)行掃描。常態(tài)（NORM）：有觸發(fā)信號才能掃描。當(dāng)輸入信號的頻率低于50HZ時，請用“常態(tài)”觸發(fā)方式；單次(SINGLE):當(dāng)自動(AUTO)、常態(tài)(NORM)兩鍵同時彈出被設(shè)置于單次觸發(fā)工作狀態(tài)，觸發(fā)信號來到時，準(zhǔn)備(READY)指示燈亮，單次掃描結(jié)束后指示燈熄，復(fù)位鍵（RESET）按下后，電路又處于待觸發(fā)狀態(tài)。第二十六頁，共九十八頁，2022年，8月28日三、基于CPLD的數(shù)字電路實驗系統(tǒng)實驗系統(tǒng)采用了Altera公司的EPM7128SLC84可編程邏輯器件，設(shè)計實驗擴(kuò)展板和時鐘信號等多種實驗資源。可以通過實物器件的硬件連線進(jìn)行實驗，也可通過計算機(jī)仿真、器件編程下載完成綜合設(shè)計型實驗。第二十七頁，共九十八頁，2022年，8月28日數(shù)字電路實驗系統(tǒng)功能模塊CPLD模塊EMP7128SLC84-15單脈沖輸出模塊撥動開關(guān)模塊數(shù)碼管顯示模塊可調(diào)電壓輸出模塊電源模塊由外部輸入+5v多頻率輸出模塊LED指示模塊面包板模塊VCCGNDISP_PORTCPLD第二十八頁，共九十八頁，2022年，8月28日四、數(shù)字萬用表第二十九頁，共九十八頁，2022年，8月28日五、信號源第三十頁，共九十八頁，2022年，8月28日第三章數(shù)字系統(tǒng)設(shè)計基礎(chǔ)實驗內(nèi)容實驗一基本邏輯門電路實驗實驗二組合邏輯電路部件實驗實驗三時序電路設(shè)計實驗四基于VHDL的邏輯電路設(shè)計實驗五數(shù)字系統(tǒng)設(shè)計綜合實驗第三十一頁，共九十八頁，2022年，8月28日實驗一基本邏輯門電路實驗第三十二頁，共九十八頁，2022年，8月28日一、基本邏輯門電路性能（參數(shù)）測試（一）實驗?zāi)康模?掌握TTL與非門、與或非門和異或門輸入與輸出之間的邏輯關(guān)系。２.熟悉TTL中、小規(guī)模集成電路的外型、管腳和使用方法。（二）實驗所用器件ｌ.二輸入四與非門74LS001片２.二輸入四或非門74LS021片３.二輸入四異或門74LS861片（三）實驗內(nèi)容１．測試二輸入四與非門74LS00一個與非門的輸入和輸出之間的邏輯關(guān)系。２．測試二輸入四或非門74LS02一個或非門的輸入和輸出之間的邏輯關(guān)系。３．測試二輸入四異或門74LS86一個異或門的輸入和輸出之間的邏輯關(guān)系。（四）實驗提示1.將器件的引腳７與實驗臺的“地（GND）”連接，將器件的引腳１４與實驗臺的十5Ｖ連接。2.用實驗臺的電平開關(guān)輸出作為被測器件的輸入。撥動開關(guān)，則改變器件的輸入電平。3.將被測器件的輸出引腳與實驗臺上的電平指示燈(LED)連接。指示燈亮表示輸出低電平（邏輯為０），指示燈滅表示輸出高電平（邏輯為1）。第三十三頁，共九十八頁，2022年，8月28日（五）實驗接線圖及實驗測試

74LS00中包含４個二輸入與非門，7402中包含４個二輸入或非門，7486中包含４個二輸入異或門，它們的引腳分配圖見附錄。7400第一個邏輯門邏輯關(guān)系的接線圖，測試其它邏輯門的接線圖與之類似。圖中Ｋ1、Ｋ2接電平開關(guān)輸出端，LED0是電平指示燈。一、基本邏輯門電路性能（參數(shù)）測試第三十四頁，共九十八頁，2022年，8月28日

1、測試74LS00邏輯關(guān)系接線圖第三十五頁，共九十八頁，2022年，8月28日

2、測試74LS02邏輯關(guān)系接線圖第三十六頁，共九十八頁，2022年，8月28日3、測試74LS86邏輯關(guān)系接線圖第三十七頁，共九十八頁，2022年，8月28日二、TTL、HC和HCT器件的電壓傳輸特性(一)、實驗?zāi)康模?掌握TTL、HCT和HC器件的傳輸特性。２.掌握萬用表的使用方法。(二)、實驗所用器件１.六反相器７４ＬＳ０４片２.六反相器７４ＨＣ０４片３.六反相器７４ＨＣＴ０４片（三）、實驗內(nèi)容１.測試TTL器件７４ＬＳ０４一個非門的傳輸特性。２.測試HC器件７４ＨＣ０４一個非門的傳輸特性。３.測試HCT器件７４ＨＣＴ０４一個非門的傳輸特性。（四）、實驗提示１.注意被測器件的引腳７和引腳１４分別接地和十5Ｖ。２.將實驗臺上４.７ＫΩ電位器RTL的電壓輸出端連接到被測非門的輸入端，RTL的輸出端電壓作為被測非門的輸入電壓。旋轉(zhuǎn)電位器改變非門的輸入電壓值。３.按步長0.2Ｖ調(diào)整非門輸入電壓。首先用萬用表監(jiān)視非門輸入電壓，調(diào)好輸入電壓后，用萬用表測量非門的輸出電壓，并記錄下來。第三十八頁，共九十八頁，2022年，8月28日二、TTL、HC和HCT器件的電壓傳輸特性（五）、實驗接線圖及實驗測試１.實驗接線圖

由于74LS04、74HC04和74HCT04的邏輯功能相同，因此三個實驗的接線圖是一樣的。以7404第一個邏輯門為例，畫出實驗接線圖（電壓表表示電壓測試點）。第三十九頁，共九十八頁，2022年，8月28日二、TTL、HC和HCT器件的電壓傳輸特性輸入Vi(V)輸出Vo74LS0474HC0474HCT040.00.2…

1.21.4…4.85.0２.輸出無負(fù)載時74LS04、74HC04、74HCT04電壓傳輸特性測試數(shù)據(jù)第四十頁，共九十八頁，2022年，8月28日二、TTL、HC和HCT器件的電壓傳輸特性３.輸出無負(fù)載時74LS04、74HC04和74HCT04電壓傳輸特性曲線。

第四十一頁，共九十八頁，2022年，8月28日４.比較三條電壓傳輸特性曲線的特點。

對三個芯片在輸出無負(fù)載情況下進(jìn)行了電壓傳輸特性測試，圖２.２、圖２.３和圖２.4所示的三條電壓傳輸特性曲線說明:

（1）74LS芯片的最大輸入低電平VＩＬ低于74HC芯片的最大輸入低電平VＩＬ，74LS芯片的最小輸入高電平ＶＩＨ低于74HC芯片的最小輸出高電平ＶＩＨ。（２）74LS芯片的最大輸入低電平ＶＩＬ、最小輸入高電平ＶＩＨ與74HCT芯片的最大輸入低電平ＶＩＬ、最小輸出高電平ＶＩＨ相近。（３）74LS芯片的最大輸出低電平ＶＯＬ高于74HC芯片和74HCT芯片的最大輸出低電平ＶＯＬ。74LS芯片的最小輸出高電平ＶＯＨ低于74HC芯片和74HCT芯片的最小輸出高電平ＶＯＨ。（４）74HC芯片的最大輸出低電平ＶＯＬ、最小輸出高電平ＶＯＨ與74HCT芯片的最大輸出低電平ＶＯＬ、最小輸出高電平ＶＯＨ相同。二、TTL、HC和HCT器件的電壓傳輸特性第四十二頁，共九十八頁，2022年，8月28日5．在不考慮輸出負(fù)載能力的情況下，從上述說明得出下面的推論（１）74HCT芯片和74HC芯片的輸出能夠作為74LS芯片的輸入使用。（２）74LS芯片的輸出能夠作為74HCT芯片的輸入使用。實際上，在考慮輸出負(fù)載能力的情況下，上述的推論也是正確的。應(yīng)當(dāng)指出，雖然在教科書中和各種器件資料中，74LS芯片的輸出作為74HC芯片的輸入使用時，推薦的方法是在74LS芯片的輸出和十5Ｖ電源之間接一個幾千歐的上拉電阻，但是由于對74LS芯片而言，一個74HC輸入只是一個很小的負(fù)載，74LS芯片的輸出高電平一般在３.5V～4.5V之間，因此在大多數(shù)的應(yīng)用中，74LS芯片的輸出也可以直接作為74HC芯片的輸入。二、TTL、HC和HCT器件的電壓傳輸特性第四十三頁，共九十八頁，2022年，8月28日三、邏輯門控制電路1.用與非門和異或門安裝如圖所示的電路。檢驗它的真值表，說明其功能。第四十四頁，共九十八頁，2022年，8月28日三、邏輯門控制電路2、用３個三輸入端與非門IC芯片74LS10安裝如圖所示的電路從實驗臺上的時鐘脈沖輸出端口選擇兩個不同頻率（約7khz和14khz）的脈沖信號分別加到Ｘ0和Ｘ1端。對應(yīng)Ｂ和Ｓ端數(shù)字信號的所有可能組合，觀察并畫出輸出端的波形，并由此得出Ｓ和Ｂ（及/Ｂ）的功能。第四十五頁，共九十八頁，2022年，8月28日實驗二組合邏輯電路部件實驗實驗?zāi)康模赫莆者壿嬰娐吩O(shè)計的基本方法掌握EDA工具M(jìn)AX-PlusII的原理圖輸入方法掌握MAX-PlusII的邏輯電路編譯、波形仿真的方法第四十六頁，共九十八頁，2022年，8月28日組合邏輯電路部件實驗內(nèi)容利用EDA工具M(jìn)AX-PlusII的原理圖輸入法，分別輸入74138、7483圖元符號；建立74138、7483的仿真波形文件，并進(jìn)行波形仿真，記錄波形；分析74138、7483邏輯關(guān)系。

1)．3-8譯碼器74138的波形仿真

2)．4位二進(jìn)制加法器7483的波形仿真４位二進(jìn)制加法器集成電路74LS83中，Ａ和Ｂ是兩個４位二進(jìn)制數(shù)的輸入端，Cout，S3,S2,S1,S0是５位輸出端。Cin是進(jìn)位輸入端，而Cout是進(jìn)位輸出端。（一）邏輯單元電路的波形仿真第四十七頁，共九十八頁，2022年，8月28日（二）簡單邏輯電路設(shè)計根據(jù)題目要求，利用EDA工具M(jìn)AX-PlusII的原理圖輸入法，輸入設(shè)計的電路圖；建立相應(yīng)仿真波形文件，并進(jìn)行波形仿真，記錄波形和輸入與輸出的時延差；分析設(shè)計電路的正確性。

組合邏輯電路部件實驗實驗內(nèi)容第四十八頁，共九十八頁，2022年，8月28日1.設(shè)計一個2-4譯碼器E為允許使能輸入線，A1、A2為譯碼器輸入，Q0、Q1、Q2、Q3分別為輸出，Φ為任意狀態(tài)。輸入輸出EA1A2Q0Q1Q2Q31ΦΦ111100001110110111011011111102-4譯碼器功能表如下第四十九頁，共九十八頁，2022年，8月28日2.設(shè)計并實現(xiàn)一個4位二進(jìn)制全加器（1）二進(jìn)制全加器原理

一個ｎ位二進(jìn)制加法運(yùn)算數(shù)字電路是由一個半加器和（ｎ－1）個全加器組成。它把兩個ｎ位二進(jìn)制數(shù)作為輸入信號。產(chǎn)生一個（ｎ＋1）位二進(jìn)制數(shù)作它的和。如圖所示。第五十頁，共九十八頁，2022年，8月28日用全加器構(gòu)成的ｎ位二進(jìn)制加法器圖中Ａ和Ｂ是用來相加的兩n位輸入信號，Ｃn-1，Ｓn-1，Ｓn-2，······Ｓ2,Ｓ1,Ｓ0是它們的和。在該電路中對Ａ0和Ｂ0相加是用一個半加器，對其它位都用全加器。如果需要串接這些電路以增加相加的位數(shù)，那么它的第一級也必須是一個全加器。第五十一頁，共九十八頁，2022年，8月28日（2）設(shè)計步驟①設(shè)計1位二進(jìn)制全加器，邏輯表達(dá)式如下：

Sn=An⊕Bn⊕Cn-1Cn=An·Bn＋Cn-1(An⊕Bn)An是被加數(shù)，Bn是加數(shù)，Sn是和數(shù)，Cn是向高位的進(jìn)位，Cn-1是低位的進(jìn)位。②利用1位二進(jìn)制全加器構(gòu)成一個4位二進(jìn)制全加器第五十二頁，共九十八頁，2022年，8月28日3.交叉口通行燈邏輯問題的實現(xiàn)圖表示一條主干公路（東一面）與一條二級道路的交叉點。車輛探測器沿著A、B、C和D線放置。當(dāng)沒有發(fā)現(xiàn)車輛時，這些敏感組件的輸出為低電平‘0”。當(dāng)發(fā)現(xiàn)有車輛時，輸出為高電平“1”。交叉口通行燈根據(jù)下列邏輯關(guān)系控制:第五十三頁，共九十八頁，2022年，8月28日交叉口通行燈邏輯問題的實現(xiàn)（a）東一西燈任何時候都是綠的條件（1）C和D線均被占用；（2）A、B、C、D均沒有發(fā)現(xiàn)車輛；（3）當(dāng)A、B線沒被車輛同時占用，C或D任一條線被占用；（b）南一北燈任問時候都是綠的條件（1）A和B線均被占用，而C和D線均未占用或只占用一條線；（2）當(dāng)C和D均未被占用時，A或B任一條線被占用。第五十四頁，共九十八頁，2022年，8月28日交叉口通行燈邏輯問題的實現(xiàn)電路應(yīng)有兩個輸出端，南北（SN）和東西（EW），輸出高電平對應(yīng)綠燈亮，輸出低電平對應(yīng)紅燈亮。用敏感組件的輸出作為邏輯電路輸入信號，對所給的邏輯狀態(tài)建立一個真值表，化簡后得最簡邏輯表達(dá)式，用與非門實現(xiàn)該電路、并用波形仿真設(shè)計電路的功能，分析其正確性之。第五十五頁，共九十八頁，2022年，8月28日4.設(shè)計一個7位奇/偶校驗器奇/偶校驗代碼是在計算機(jī)中常用的一種可靠性代碼。它由信息碼和一位附加位——奇/偶校驗位組成。這位校驗位的取值(0或1)將使整個代碼串中的1的個數(shù)為奇數(shù)（奇校驗代碼）或為偶數(shù)（偶校驗代碼）。第五十六頁，共九十八頁，2022年，8月28日(1)奇/偶校驗位發(fā)生器

(A)奇/偶校驗位發(fā)生器就是根據(jù)輸入信息碼產(chǎn)生相應(yīng)的校驗位。如圖是4位信息碼的奇校驗位發(fā)生器電路?？赏浦?當(dāng)B3B4B2B1中的1的個數(shù)為偶數(shù)時此奇校驗位發(fā)生器輸出的校驗位P為1，反之為0。代碼分別為a0、a1、a2、a3、a4、a5、a6;奇校驗位為P，偶校驗位為E。邏輯表達(dá)式如下：/P=a0⊕a1⊕a2⊕a3⊕a4⊕a5⊕a6E=P。(B)設(shè)計一個7位二進(jìn)制奇/偶校驗位發(fā)生器第五十七頁，共九十八頁，2022年，8月28日（2）奇/偶校驗代碼校驗器

(A)奇/偶校驗器用于檢驗奇(偶)校驗代碼在傳送和存儲中有否出現(xiàn)差錯，它具有發(fā)現(xiàn)所有奇數(shù)個位數(shù)錯的能力。

(B)設(shè)計一個8位二進(jìn)制奇校驗器代碼分別為a0、a1、a2、a3、a4、a5、a6、/p的奇校驗器。邏輯表達(dá)式如下：

S=a0⊕a1⊕a2⊕a3⊕a4⊕a5⊕a6⊕P

顯然，當(dāng)校驗器的輸入代碼a0a1a2a3a4a5a6/p中1的個數(shù)為奇數(shù)時，校驗器的輸出S為1、反之S為0。第五十八頁，共九十八頁，2022年，8月28日5.設(shè)計一個四選一的（數(shù)據(jù)選擇器）電路數(shù)據(jù)選擇器又稱輸入多路選擇器、多路開關(guān)。它的功能是在選擇信號的控制下，從若干路輸入數(shù)據(jù)中選擇某一路輸入數(shù)據(jù)作為輸出。第五十九頁，共九十八頁，2022年，8月28日E是選通使能端，A1、A0分別是選擇信號端，D0、D1、D2、D3分別是四路數(shù)據(jù)，F(xiàn)是輸出端。選通選擇信號四路數(shù)據(jù)輸出EA1A0DF1ΦΦΦ0000D0～D3D0001D0～D3D1010D0～D3D2011D0～D3D3一個四選一數(shù)據(jù)選擇器功能表第六十頁，共九十八頁，2022年，8月28日6.設(shè)計一個1:4數(shù)據(jù)分配器

數(shù)據(jù)分配器的功能是在選通（G）和選擇信號(Cn)線的控制下將一路輸入數(shù)據(jù)（D）分別分配給相應(yīng)的輸出端（Yn）。

第六十一頁，共九十八頁，2022年，8月28日G是選通使能端，S1、S0分別是選擇端，D是一路輸入數(shù)據(jù)，Y0、Y1、Y2、Y3分別是選擇的輸出。輸入輸出GS1S0DY0Y1Y2Y31ΦΦΦ1111000DD111001D1D11010D11D1011D111D1:4數(shù)據(jù)分配器功能表第六十二頁，共九十八頁，2022年，8月28日7.設(shè)計并實現(xiàn)2位的二進(jìn)制數(shù)字比較器功能描述：比較A1A0和B1B0兩個2位二進(jìn)制數(shù)：En使能端，En=1有效。當(dāng)A1A0＝B1B0時，電路輸出端E=1，其它情況時E=0；當(dāng)A1A0＞B1B0時，電路輸出端L=1,其它情況時L=0；當(dāng)A1A0＜B1B0時，電路輸出端S=1,其它情況時S=0；對設(shè)計的電路進(jìn)行波形仿真,記錄并分析結(jié)果。第六十三頁，共九十八頁，2022年，8月28日實驗三時序電路設(shè)計第六十四頁，共九十八頁，2022年，8月28日（一）觸發(fā)器實驗實驗?zāi)康?．掌握RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器的工作原理。2．學(xué)會正確使用RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器。第六十五頁，共九十八頁，2022年，8月28日觸發(fā)器實驗內(nèi)容

1.用74LS00（或AND2)構(gòu)成一個RS觸發(fā)器。給出R、S波形序列，進(jìn)行波形仿真，說明RS觸發(fā)器的功能。

2.D觸發(fā)器DFF（或雙D觸發(fā)器74LS74中一個D觸發(fā)器）功能測試。

D觸發(fā)器的輸入端口CLR是復(fù)位或清零，PRN是（置位）；給定D（數(shù)據(jù)）、CLK（時鐘）波形序列，進(jìn)行波形仿真，記錄輸入與輸出Q波形。說明D觸發(fā)器是電平觸發(fā)還是上升沿觸發(fā)，分析原因。

3.JK觸發(fā)器JKFF（或雙JK觸發(fā)器74LS73、74LS76中一個JK觸發(fā)器）功能測試與分析。

JK觸發(fā)器輸入端口CLR是復(fù)位端，PRN是置位端，CLKS是時鐘。給出CK，J，K的波形，仿真JK觸發(fā)器的功能，說明JK觸發(fā)器的CLK何時有效。

D觸發(fā)器74LS74是上升沿觸發(fā)，JK觸發(fā)器74LS73是下降沿觸發(fā)第六十六頁，共九十八頁，2022年，8月28日（二）簡單時序電路設(shè)計實驗實驗?zāi)康膶W(xué)習(xí)利用EDA工具設(shè)計簡單時序電路。掌握簡單時序電路的分析、設(shè)計、波形仿真、器件編程及測試方法第六十七頁，共九十八頁，2022年，8月28日時序電路設(shè)計實驗內(nèi)容1.用D觸發(fā)器DFF（或74LS74）構(gòu)成的4位二進(jìn)制計數(shù)器（分頻器）

(1)輸入所設(shè)計的4位二進(jìn)制計數(shù)器電路并編譯。

(2)建立波形文件，對所設(shè)計電路進(jìn)行波形仿真。并記錄Q0、Q1、Q2、Q3的狀態(tài)。

(3)對所設(shè)計電路進(jìn)行器件編程。將CLK引腳連接到實驗系統(tǒng)的單脈沖輸出插孔，4位二進(jìn)制計數(shù)器輸出端Q0、Q1、Q2、Q3連接到LED顯示燈，CLR、PRN端分別連接到實驗系統(tǒng)兩個開關(guān)的輸出插孔。

(4)由時鐘CLK輸入單脈沖，記錄輸入的脈沖數(shù)，同時觀測Q0、Q1、Q2、Q3對應(yīng)LED顯示燈的變化情況。第六十八頁，共九十八頁，2022年，8月28日2．異步計數(shù)器異步計數(shù)器是指輸入時鐘信號只作用于計數(shù)單元中的最低位觸發(fā)器，各觸發(fā)器之間相互串行，由低一位觸發(fā)器的輸出逐個向高一位觸發(fā)器傳遞，進(jìn)位信號而使得觸發(fā)器逐級翻轉(zhuǎn)，所以前級狀態(tài)的變化是下級變化的條件，只有低位觸發(fā)器翻轉(zhuǎn)后才能產(chǎn)生進(jìn)位信號使高位觸發(fā)器翻轉(zhuǎn)。第六十九頁，共九十八頁，2022年，8月28日（1）計數(shù)器單元電路仿真a)用74LS93構(gòu)成一個2位的十六進(jìn)制計數(shù)器，并進(jìn)行波形仿真，74LS93圖示如下。

第七十頁，共九十八頁，2022年，8月28日b)用74LS90構(gòu)成一個2位的BCD碼計數(shù)器，并進(jìn)行波形仿真。74LS90圖示如下第七十一頁，共九十八頁，2022年，8月28日（2）設(shè)計異步十進(jìn)制計數(shù)器a)用JK觸發(fā)器JKFF（或雙JK觸發(fā)器74LS73、7476）構(gòu)成1位的十進(jìn)制計數(shù)器（或BCD計數(shù)器）

第七十二頁，共九十八頁，2022年，8月28日J(rèn)K觸發(fā)器b)對所設(shè)計的計數(shù)器，建立相應(yīng)波形文件，進(jìn)行波形仿真。并記錄計數(shù)值Q0、Q1、Q2、Q3的狀態(tài)。c)對設(shè)計的計數(shù)器進(jìn)行器件編程、連線，由時鐘端CLK輸入單脈沖，測試并記錄Q0、Q1、Q2、Q3的狀態(tài)變化，驗證設(shè)計電路的正確性。第七十三頁，共九十八頁，2022年，8月28日3.移位寄存器移位寄存器一種能寄存二進(jìn)制代碼，并能在時鐘控制下對代碼進(jìn)行右移或左移的同步時序電路。計算機(jī)執(zhí)行四則運(yùn)算和邏輯移位等指令少不了移位寄存器，此外，移位寄存器還可用于計算機(jī)的串行傳輸口的串并行信息轉(zhuǎn)換電路。第七十四頁，共九十八頁，2022年，8月28日（1）集成移位寄存器波形仿真

74LS95是4位的并/串輸入，并行輸出，雙向移位的移位寄存器。對其功能進(jìn)行波形方針。第七十五頁，共九十八頁，2022年，8月28日(2)移位寄存器設(shè)計（a）用JK觸發(fā)器設(shè)計一個4位串行輸入，并行輸出右移寄存器。針對所設(shè)計電路建立相應(yīng)的波形仿真文件，進(jìn)行波形仿真，器件編程，驗證所設(shè)計電路的正確性。（b）用JK觸發(fā)器設(shè)計4位并行輸入，串行輸出右移寄存器。對所設(shè)計的4位右移寄存器建立相應(yīng)波形仿真文件，進(jìn)行波形仿真。第七十六頁，共九十八頁，2022年，8月28日4.自循環(huán)寄存器（1）用D觸發(fā)器DFF（或74LS74）構(gòu)成一個4位的自循環(huán)寄存器。方法是第一級的Q端接第二級的D端，依次類推，最后第四級的Q端接第一級的D端。四個D觸發(fā)器的CLK端連接在一起，然后接單脈沖時鐘。（2）對設(shè)計的電路建立相應(yīng)的波形仿真文件，進(jìn)行波形仿真。將觸發(fā)器Q0置1（即PRN0輸入一個負(fù)脈沖），Q1、Q2、Q3清0（即CLR1、CLR2、CLR3輸入一個負(fù)脈沖）。（3）進(jìn)行器件編程（定義自循環(huán)寄存器的輸入/輸出引腳號）。（4）連線驗證所設(shè)計電路的正確性預(yù)置初始狀態(tài)（與波形仿真相同），自循環(huán)寄存器的PRNi和CLRi端連接到開關(guān)的電平輸出插空，輸入端CLK引腳連接到實驗系統(tǒng)的單脈沖輸出插孔，輸出端Q0、Q1、Q2、Q3連接到LED顯示燈。由時鐘CLK輸入端輸入單脈沖，觀察并記錄Q0、Q1、Q2、Q3的狀態(tài)變化。第七十七頁，共九十八頁，2022年，8月28日5．同步計數(shù)器所謂同步計數(shù)器是指計數(shù)器中各觸發(fā)器統(tǒng)一使用同一輸入時鐘脈沖（計數(shù)脈沖）信號，在同一時刻所有觸發(fā)器同時翻轉(zhuǎn)并產(chǎn)生進(jìn)位信號。第七十八頁，共九十八頁，2022年，8月28日(1)用74LS191構(gòu)成一個2位十六進(jìn)制計數(shù)器，并進(jìn)行波形仿真。第七十九頁，共九十八頁，2022年，8月28日`第八十頁，共九十八頁，2022年，8月28日實驗四基于VHDL的基本邏輯電路設(shè)計實驗?zāi)康模簩W(xué)會使用VHDL語言設(shè)計數(shù)字單元電路的方法。掌握用VHDL語言設(shè)計的數(shù)字單元電路的調(diào)試，波形仿真的方法。第八十一頁，共九十八頁，2022年，8月28日（一）基于VHDL的組合邏輯電路設(shè)計

用VHDL語言編寫實現(xiàn)下列器件功能的程序并進(jìn)行編譯、波形仿真。1.二輸入與非門2.三態(tài)門電路與總線緩沖器3.BCD-7段LED譯碼器4.設(shè)計一個1:4數(shù)據(jù)分配器（功能說明見實驗二.(二).6）

5.設(shè)計一個四位的全加器（功能說明見實驗二.(二).2）

6.設(shè)計一個7位奇偶校驗電路（功能說明見實驗二.(二).4）

7.數(shù)字比較器，設(shè)計4位二進(jìn)制數(shù)字比較器

第八十二頁，共九十八頁，2022年，8月28日（二）基于VHDL的時序電路設(shè)計用VHDL語言編寫實現(xiàn)下列器件功能的程序并進(jìn)行編譯、波形仿真與器件編程，并測試其功能。（1）觸發(fā)器和鎖存器：設(shè)計一個D觸發(fā)器（2）計數(shù)器，設(shè)計一位十進(jìn)制計數(shù)器（BCD碼計數(shù)器）注：VHDL程序范例見附件1“六進(jìn)制計數(shù)器”

第八十三頁，共九十八頁，2022年，8月28日（二）時序電路設(shè)計（3）4位移位寄存器設(shè)計

a.4位右移寄存器功能要求，四位數(shù)據(jù)并行一次輸入，串行右移依次輸出，高位填充“0”。

b.4位左移寄存器2功能要求，四位數(shù)據(jù)串行左移依次輸入，并行一次輸出。第八十四頁，共九十八頁，2022年，8月28日VHDL語言設(shè)計范例第八十五頁，共九十八頁，2022年，8月28日實驗五數(shù)字系統(tǒng)設(shè)計綜合實驗（一）設(shè)計一個十進(jìn)制脈沖計數(shù)裝置1．電路元器件：第八十六頁，共九十八頁，2022年，8月28日(一)設(shè)計一個十進(jìn)制脈沖計數(shù)裝置2．實驗步驟（1）自行設(shè)計BCD-7段LED譯碼器、十進(jìn)制計數(shù)器；（2）對所設(shè)計電路進(jìn)行仿真、綜合、編程下載；（3）將所設(shè)計的元器件進(jìn)行連接，構(gòu)成十進(jìn)制計數(shù)器顯示裝置。第八十七頁，共九十八頁，2022年，8月28日3．實驗說明實驗系統(tǒng)數(shù)碼管顯示模塊：設(shè)計了6個共陰七段數(shù)碼管如下圖，數(shù)碼管段選線LED_PORT（A、B、C、D、E、F、G、DP）高電平有效，數(shù)碼管位選線LED_CS（