系統(tǒng)初始化與編程

系統(tǒng)初始化與編程第一頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/41TongjiUniversity1系統(tǒng)初始化設(shè)置1.1CONFIG寄存器包括CONFIG2和CONFIG1兩個(gè)寄存器，地址分別為$001E和$001F。每次復(fù)位后，CONFIG寄存器的所有位均被清零，而且CONFIG寄存器每次復(fù)位以后只能寫(xiě)一次。第二頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/42TongjiUniversityCONFIG寄存器主要功能：STOP模式的恢復(fù)時(shí)間（32個(gè)或4096個(gè)CGMXCLK時(shí)鐘周期）看門狗定時(shí)器溢出時(shí)間（218~24或者213~24個(gè)CGMXCLK時(shí)鐘周期）STOP指令的允許與禁止計(jì)算機(jī)操作正常模塊（即COP——看門狗模塊）的允許與禁止低電壓禁止模塊LVI的控制和電壓跳變點(diǎn)的選擇允許和禁止STOP模式下的振蕩器第三頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/43TongjiUniversity（1）CONFIG2寄存器

第四頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/44TongjiUniversity（2）CONFIG1寄存器第五頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/45TongjiUniversity

2.CGM編程

2.1鎖相環(huán)PLL的基本概念（1）鎖相技術(shù)與頻率合成技術(shù)利用一個(gè)或幾個(gè)具有高穩(wěn)定度和高精度的頻率源，通過(guò)對(duì)他們進(jìn)行加減（混頻）、乘（倍頻）、除（分頻）運(yùn)算，產(chǎn)生需要的具有相同頻率穩(wěn)定度和頻率精度的頻率信號(hào)。第六頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/46TongjiUniversity直接頻率合成技術(shù)頻率穩(wěn)定度高、轉(zhuǎn)換時(shí)間短、能做到很小的頻率間隔體積大、成本高、安裝調(diào)試復(fù)雜間接頻率合成技術(shù)體積小、成本低、安裝調(diào)試簡(jiǎn)單性能上逐漸接近直接頻率合成器第七頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/47TongjiUniversity（2）鎖相環(huán)頻率合成器的基本原理鎖相環(huán)是一個(gè)負(fù)反饋環(huán)路，它由基準(zhǔn)頻率源、鑒相器、低通濾波器、壓控振蕩器和分頻器等部分組成。鎖相環(huán)頻率合成器的原理框圖第八頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/48TongjiUniversity工作原理：

基準(zhǔn)頻率源提供一個(gè)穩(wěn)定頻率源，是鎖相環(huán)的輸入信號(hào)；鑒相器檢測(cè)誤差，其輸出Ud大小取決于兩個(gè)輸入信號(hào)的相位差；低通濾波器把Ud的高頻部分濾掉；壓控振蕩器根據(jù)控制電壓Uo的大小輸出相應(yīng)的頻率fo；分頻（倍頻）器為環(huán)路提供負(fù)反饋，于是可以得到非常精確的頻率控制。第九頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/49TongjiUniversity2.2CGM的結(jié)構(gòu)框圖1.CGM模塊的結(jié)構(gòu)框圖（1）晶振振蕩電路產(chǎn)生時(shí)鐘信號(hào)CGMXCLK

1）送往SIM和A/D轉(zhuǎn)換器

2）經(jīng)緩沖、預(yù)分頻器，再送往PLL電路時(shí)鐘

3）送至?xí)r鐘選擇模塊（2）鎖相環(huán)頻率合成器產(chǎn)生可由軟件編程控制的CGMVCLK信號(hào)，輸出到時(shí)鐘選擇電路（3）時(shí)鐘選擇電路輸出CGMOUT第十頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/410TongjiUniversityGP32時(shí)鐘發(fā)生模塊結(jié)構(gòu)框圖第十一頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/411TongjiUniversityGP32時(shí)鐘發(fā)生模塊結(jié)構(gòu)框圖第十二頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/412TongjiUniversity2.CGM的外部連接及I/O信號(hào)

（1）CGM的外部連接第十三頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/413TongjiUniversity在典型應(yīng)用情況下，CGM模塊需要9個(gè)外接器件，其中晶振電路需要5個(gè)，PLL電路需要2到4個(gè)。特別注意的是，時(shí)鐘部分會(huì)對(duì)其他電路造成干擾，在電路板布線時(shí)應(yīng)該將時(shí)鐘電路的外接器件都用地線圍繞起來(lái)，如果電路板空間允許，晶振應(yīng)該采用臥式安裝，將外殼焊接在地線上，最大限度減小對(duì)外的電磁干擾。第十四頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/414TongjiUniversity（2）CGM的I/O信號(hào)晶體振蕩輸入引腳（OSC1）晶體振蕩輸入引腳（OSC2）外部濾波電容器引腳（CGMXFC）PLL電路電源引腳（VDDA、VSSA）振蕩器允許信號(hào)（SIMOSCEN）振蕩器停止模式允許位（OSCSTOPENB）晶體輸出頻率信號(hào)（CGMXCLK）CGM的輸出（CGMOUT）第十五頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/415TongjiUniversity2.3CGM的編程基礎(chǔ)1.CGM的寄存器（6個(gè)）PLL控制寄存器（PCTL，$0036）PLL帶寬控制寄存器（PBWC，$0037）PLL倍頻因子寄存器高位（PMSH，$0038）PLL倍頻因子寄存器低位（PMSL，$0039）PLLVCO范圍選擇寄存器（PMRS，$003A）PLL參考分頻因子寄存器（PMDS，$003B）第十六頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/416TongjiUniversity（1）PLL控制寄存器（PCTL，$0036）PLLIE：PLL中斷允許，決定當(dāng)LOCK標(biāo)志位翻轉(zhuǎn)時(shí)是否產(chǎn)生CPU中斷。PLLF：PLL中斷標(biāo)志，只讀。當(dāng)LOCK標(biāo)志翻轉(zhuǎn)時(shí)被置位。PLLON：PLL開(kāi)關(guān)檢測(cè)位，為“1”時(shí)PLL激活，否則關(guān)閉。第十七頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/417TongjiUniversityBCS：CGM基時(shí)鐘選擇位，BCS=1時(shí)選擇PLL電路為時(shí)鐘源（VCO÷2），BCS=0時(shí)選擇晶振分頻為時(shí)鐘源（外接時(shí)鐘÷2）。PRE1~PRE0：預(yù)分頻位，參數(shù)如下所示：

VPR1~VPR0：VCO的E選擇位，參數(shù)如下所示：

第十八頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/418TongjiUniversity（2）PLL帶寬控制寄存器（PBWC，$0037）AUTO：自動(dòng)帶寬控制位，為1時(shí)表示自動(dòng)方式，為0時(shí)為手動(dòng)方式。LOCK：鎖相指示位。當(dāng)AUTO=1（設(shè)為自動(dòng)方式）時(shí)，LOCK只讀。LOCK=1表示VCO輸出頻率已經(jīng)穩(wěn)定可靠，否則LOCK=0表示VCO輸出頻率尚未穩(wěn)定。而若AUTO=0時(shí)，LOCK始終為0，無(wú)意義。ACQ：獲取模式位。1表示跟蹤模式，0表示獲取模式。

第十九頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/419TongjiUniversity（3）PLL倍頻選擇寄存器

（PMSH、$0038，PMSL、$0039）

第二十頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/420TongjiUniversity

PMSH的低四位與PMSL共同組成12位的分頻因子，它們決定了VCO電路反饋模塊的分頻因子N的高4位。由于分頻因子N不能為0，所以復(fù)位時(shí)N=64（即PMSH:PMSL=$0040）。注意：

倍頻因子寄存器有內(nèi)部保護(hù)機(jī)制，當(dāng)PLLON=1時(shí)，PMSH:PMSL不能被寫(xiě)入。第二十一頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/421TongjiUniversity（4）PLLVCO范圍選擇寄存器

（PMRS，$003A）

確定VCO輸出頻率范圍系數(shù)L，復(fù)位時(shí)L=64（PMRS=$40）。注意：對(duì)PMRS的寫(xiě)操作只能在PLL關(guān)閉時(shí)進(jìn)行。第二十二頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/422TongjiUniversity（5）PLL參考分頻因子寄存器

（PMDS，$003B）

設(shè)置參考分頻因子R注意：對(duì)PMDS的寫(xiě)操作也只能在PLL關(guān)閉時(shí)進(jìn)行。第二十三頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/423TongjiUniversity2.PLL編程方法（1）參數(shù)選擇根據(jù)實(shí)際系統(tǒng)的要求確定內(nèi)部總線工作fBUS，計(jì)算有關(guān)參數(shù)：

第二十四頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/424TongjiUniversityPLL典型編程參數(shù)

例，外接時(shí)鐘fosc=32.768kHz，要求PLL輸出fBUS=8MHz。查表得到如下數(shù)據(jù)：R=1,N=3D1,P=0,E=2,L=D0。第二十五頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/425TongjiUniversity（2）PLL編程步驟禁止PLL:0->PTCL選擇自動(dòng)控制方式:$80->PBWC將E、P寫(xiě)入PTCL將N寫(xiě)入PMSH、PMSL將L寫(xiě)入PVSR將R寫(xiě)入PRDS置1ACQ，選擇跟蹤方式置1PLLON，等待鎖定(LOCK=1)選擇CGMVCLK/2作為CGMOUT(1->BCS)第二十六頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/426TongjiUniversity（3）PLL編程舉例（fosc=32.768kHz，fBUS=8MHz）PCTL EQU $0036PBWCEQU $0037PMSH EQU $0038PMSL EQU $0039PVRS EQU $003APRDSEQU $003BMOV #$00,PCTL ;P=0,PLLON=0,關(guān)閉PLLMOV #$80,PBWC ;設(shè)置PBWA為自動(dòng)方式MOV #$03,PMSH ;設(shè)置N=3D1MOV #$D1,PMSL MOV #D0,PVRS ;設(shè)置LMOV #22,PCTL ;設(shè)置E,打開(kāi)PLLONBSET 4,PCTL;選PLL為CGM基時(shí)鐘源第二十七頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/427TongjiUniversity3系統(tǒng)初始化與CGM編程實(shí)例;------系統(tǒng)初始化-------;初始化CONFIG2MOV#%00000001,$001E;OSCSTOPENB=0，在STOP模式下禁止振蕩器工作

;SCIBDSRC=1，內(nèi)部總線時(shí)鐘用作SCI的時(shí)鐘;初始化CONFIG1MOV#%00111101,$001F;COPRS=0,COP溢出范圍在218~24個(gè)CGMXCLK個(gè)時(shí)鐘周期

;LVISTOP=0,在STOP模式下禁止LVI;LVIRSTD=1,允許LVI復(fù)位信號(hào)

;LVIPWRD=1,禁止LVI模塊的電源

第二十八頁(yè)，共三十頁(yè)，2022年，8月28日2023/3/428TongjiUniversity

;LVI5OR3=1,LVI工作在5V;SSREC=1,經(jīng)過(guò)32個(gè)CGMXCLK周期退出STOP模式

;STOP=0,STOP指令為非法指令

;COPD=1,禁止COP模塊;------PLL初始化-------;外部晶振為32.768KHz，內(nèi)部總線頻率編程為2.4576MHzMOV#$01,$0036;E=1MOV#$01,$0038;N=$012CMOV#$2C,$0039MOV#