第2章計算機的邏輯部件

第二章計算機的邏輯部件布爾代數(shù)的基礎(chǔ)知識計算機中常用的組合邏輯電路時序邏輯電路陣列邏輯電路2.1布爾代數(shù)的基礎(chǔ)知識一、布爾代數(shù)的基本概念：

計算機內(nèi)部的信息都是以二進制碼來表示，二進制碼有兩種可能的值：“1”和“0”。如果賦以它們邏輯屬性，那么這種變量就成為邏輯變量。描述邏輯變量關(guān)系的函數(shù)稱為邏輯函數(shù)。實現(xiàn)邏輯函數(shù)的電路稱為邏輯電路。以代數(shù)形式對邏輯變量和邏輯函數(shù)進行描述、分析和運算的數(shù)學(xué)工具是邏輯代數(shù)，它是英國的喬治.布爾于1849年提出的，所以也叫布爾代數(shù)。布爾代數(shù)是邏輯電路十分重要的分析和設(shè)計工具。布爾代數(shù)有三種基本邏輯操作：“與”（邏輯乘，符號●）“或”（邏輯加，符號+）“非”（求反，符號-）。與邏輯或邏輯非邏輯+_ABYY=ABY=Y=A+BAB+Y_A+Y_ABY000011101111ABY000010100111AY0110二、邏輯代數(shù)的公式和定理（2）基本公式分別令A(yù)=0及A=1代入這些公式，即可證明它們的正確性。（1）常量之間的關(guān)系（3）基本定理利用真值表很容易證明這些公式的正確性。如證明A·B=B·A：(A+B)(A+C)=AA+AB+AC+BC分配率A(B+C)=AB+AC=A+AB+AC+BC等冪率AA=A=A(1+B+C)+BC分配率A(B+C)=AB+AC=A+BC0-1率A+1=1證明分配率：A+BC=(A+B)(A+C)證明：（4）常用公式分配率A+BC=(A+B)(A+C)互補率A+A=10-1率A·1=1互補率A+A=1分配率A(B+C)=AB+AC0-1率A+1=12.2邏輯函數(shù)的化簡：代數(shù)化簡法：（P16)

代數(shù)化簡法是直接利用布爾代數(shù)的基本公式和規(guī)則進行化簡的一種方法。例：化簡邏輯函數(shù)F=A·B+ā·C+B·C·DF=AB+āC+BCD=(AB+āC+BC)+BCD=(AB+āC) +(BC+BCD)=(AB+āC)+BC=AB+āC卡諾圖化簡法：（P17）

邏輯函數(shù)的最小項及其性質(zhì)（1）最小項：如果一個函數(shù)的某個乘積項包含了函數(shù)的全部變量，其中每個變量都以原變量或反變量的形式出現(xiàn)，且僅出現(xiàn)一次，則這個乘積項稱為該函數(shù)的一個標準積項，通常稱為最小項。

3個變量A、B、C可組成8個最小項：（2）最小項的表示方法：通常用符號mi來表示最小項。下標i的確定：把最小項中的原變量記為1，反變量記為0，當變量順序確定后，可以按順序排列成一個二進制數(shù)，則與這個二進制數(shù)相對應(yīng)的十進制數(shù)，就是這個最小項的下標i。

3個變量A、B、C的8個最小項可以分別表示為：

邏輯函數(shù)的最小項表達式任何一個邏輯函數(shù)都可以表示成唯一的一組最小項之和，稱為標準與或表達式，也稱為最小項表達式對于不是最小項表達式的與或表達式，可利用公式A＋A＝1和A(B+C)＝AB＋BC來配項展開成最小項表達式。

用卡諾圖表示最小項用卡諾圖表示邏輯函數(shù)用卡諾圖化簡邏輯函數(shù)具有隨意項的邏輯函數(shù)的化簡三變量的卡諾圖四變量的卡諾圖二變量的卡諾圖卡諾圖

用卡諾圖表示邏輯函數(shù)五變量的卡諾圖例CD

AB

00

01

11

10

00

1

0

0

1

01

1

0

0

1

11

1

1

1

1

CD

AB

00

01

11

10

00

1

0

0

1

01

1

0

0

1

11

1

1

1

1

10

1

1

1

1

用卡諾圖化簡用卡諾圖化簡具有隨意項的邏輯函數(shù)第一章用卡諾圖化簡，沒有多余的方塊群，不一定最簡利用卡諾圖獲得函數(shù)最簡表達式的步驟如下：（1）將邏輯函數(shù)表示在卡諾圖上。（2）識別圍圈8方格的組合，如果不能則進行（3）。（3）識別圍圈4方格的組合，如果不能則進行（4）。（4）識別圍圈2方格的組合。（5）將不能與任何其它方格組合的一個方格單獨圍圈。（6）將各圍圈組成的與項進行相加。2.3邏輯門的實現(xiàn)：

任何復(fù)雜的邏輯運算都可以通過基本邏輯操作“與”、“或”、“非”來實現(xiàn)。實現(xiàn)這三種基本邏輯操作的電路是三種基本門電路：“與”門、“或”門、“非”門（反相門）。

P18（圖2.4)給出了各種邏輯門的圖形符號。邏輯門電路的分類組合邏輯電路不具備記憶功能，任意時刻的輸出信號僅取決于該時刻的輸入信號，而與電路過去的電平狀態(tài)無關(guān)。建立在簡單邏輯門基礎(chǔ)上，可以直接用真值表和邏輯表達式表示。時序邏輯電路具有記憶功能，電路的輸出不僅取決與當時的輸入狀況，而且取決于電路的狀態(tài)。建立在觸發(fā)器的基礎(chǔ)上，如寄存器、計數(shù)器第一章2.4計算機中常見的組合邏輯電路加法器算術(shù)邏輯單元譯碼器多路選擇器真值表電路功能描述設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。1窮舉法122邏輯表達式例：用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴?fù)耆e上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。3卡諾圖最簡與或表達式化簡45邏輯變換6邏輯電路圖3化簡4111Y=AB+AC56

半加器：(P19圖2.5)

XnYnHn000011101110

全加器：（P19圖2.6）FAACiBSCo

串行加法器：

超前進位加法器：為了提高加法器的工作速度，實現(xiàn)快速加法運算，采用超前進位加法器。

我們引入進位傳遞函數(shù)Pi=Xi+Yi

和進位產(chǎn)生函數(shù)Gi=XiYi

C1=X1Y1+(X1+Y1)C0=G1+P1C0C2=X2Y2+(X2+Y2)C1=G2+P2C1=G2+P2G1+P2P1C0

C3=G3+P3G2+P3P2G1+P3P2P1C0

C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0

加法器的應(yīng)用1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼=余3碼2、二進制并行加法/減法器C0-1＝0時，B0=B，電路執(zhí)行A+B運算；當C0-1＝1時，B1=B，電路執(zhí)行A－B=A+B運算。3、二-十進制加法器修正條件二、算術(shù)邏輯單元：

ALU是一種功能較強的組合電路。它能實現(xiàn)多種算術(shù)運算和邏輯運算。ALU的基本組合邏輯結(jié)構(gòu)是超前進位加法器，通過改變加法器的Gi和Pi來獲得多種運算能力。下面通過介紹國際流行的美國SN74181型四位ALU中規(guī)模集成電路來介紹ALU的原理。SN74181型ALU能執(zhí)行16種算術(shù)運算和16種邏輯運算。（P22圖2.9）

用4片74181電路可組成16位ALU。片內(nèi)進位是快速的，但片間進位是逐片傳遞的。

如果把16位ALU中的每四位作為一組，用類似四位超前進位加法器，“位間快速進位”的形成方法來實現(xiàn)16位ALU（由四片ALU組成）中的“組間快速進位”，那么就能得到16位位快速ALU。和前面講過的一位的進位產(chǎn)生函數(shù)Gi和Pi的定義相似，四位一組的進位產(chǎn)生函數(shù)Gn和Pn為：

Gn=G3+P3G2+P3P2G1+P3P2P1G0Pn=P3P2P1P0

Gi=AiBi

Pi=Ai+Bi

譯碼器譯碼器有n個輸入變量，2n個(或少于2n個)輸出，每個輸出對應(yīng)于n個輸入變量的一個最小項。當輸入為某一組合時，對應(yīng)的僅有一個輸出為“0”(或為“1”)，其余輸出均為“1”(或為“0”)。譯碼器的用途是把輸入代碼譯成相應(yīng)的控制電位，以實現(xiàn)代碼所要求的操作。集成二進制譯碼器74LS138A2、A1、A0為二進制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當G1＝1、時，譯碼器處于工作狀態(tài)；當G1＝0、時，譯碼器處于禁止狀態(tài)。真值表輸入：自然二進制碼輸出：低電平有效練習(xí)設(shè)計二-十進制譯碼器.

把二進制代碼翻譯成10個十進制數(shù)字信號的電路，稱為二-十進制譯碼器。二-十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼）,輸出的是與10個十進制數(shù)字相對應(yīng)的10個信號，用Y9～Y0表示。真值表邏輯表達式邏輯圖數(shù)據(jù)選擇器數(shù)據(jù)選擇器又稱多路開關(guān)，是以“與或”門或“與或非”門為主的電路。它能在選擇信號的作用下，從多個輸入通道中選擇某一個通道的數(shù)據(jù)作為輸出。用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)數(shù)據(jù)選擇器的主要特點：（1）具有標準與或表達式的形式。即：（2）提供了地址變量的全部最小項。（3）一般情況下，Di可以當作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標準形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)?；静襟E確定數(shù)據(jù)選擇器確定地址變量21n個地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實現(xiàn)n＋1個變量的函數(shù)。3個變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個地址變量。求Di3（1）公式法函數(shù)的標準與或表達式：4選1數(shù)據(jù)選擇器輸出信號的表達式：比較L和Y，得：3畫連線圖442.5時序邏輯電路

時序邏輯電路不但與當前的輸入狀態(tài)有關(guān)，而且還與以前的輸入狀態(tài)有關(guān)。時序電路內(nèi)必須有存儲信息的記憶元件---觸發(fā)器。一、觸發(fā)器：

觸發(fā)器種類很多。按時鐘控制方式來分，有電位觸發(fā)、邊沿觸發(fā)、主-從觸發(fā)等方式。按功能分類，有R-S型、D型、J-K型等功能。同一功能觸發(fā)器可以由不同觸發(fā)方式來實現(xiàn)。這里將以觸發(fā)方式為線索，介紹幾種常用的觸發(fā)器。基本RS觸發(fā)器電路組成和邏輯符號信號輸入端，低電平有效。信號輸出端，Q=0、Q=1的狀態(tài)稱0狀態(tài)，Q=1、Q=0的狀態(tài)稱1狀態(tài)，工作原理RSQ1001010①R=0、S=1時：由于R=0，不論原來Q為0還是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成0狀態(tài)，這種情況稱將觸發(fā)器置0或復(fù)位。R端稱為觸發(fā)器的置0端或復(fù)位端。0110RSQ010②R=1、S=0時：由于S=0，不論原來Q為0還是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成1狀態(tài)，這種情況稱將觸發(fā)器置1或置位。S端稱為觸發(fā)器的置1端或置位端。1011110③R=1、S=1時：根據(jù)與非門的邏輯功能不難推知，觸發(fā)器保持原有狀態(tài)不變，即原來的狀態(tài)被觸發(fā)器存儲起來，這體現(xiàn)了觸發(fā)器具有記憶能力。RSQ0101011

1不變100011RSQ01010111不變0

0不定？④R=0、S=0時：Q=Q=1，不符合觸發(fā)器的邏輯關(guān)系。并且由于與非門延遲時間不可能完全相等，在兩輸入端的0同時撤除后，將不能確定觸發(fā)器是處于1狀態(tài)還是0狀態(tài)。所以觸發(fā)器不允許出現(xiàn)這種情況，這就是基本RS觸發(fā)器的約束條件。特性表（真值表）現(xiàn)態(tài)：觸發(fā)器接收輸入信號之前的狀態(tài)，也就是觸發(fā)器原來的穩(wěn)定狀態(tài)。次態(tài)：觸發(fā)器接收輸入信號之后所處的新的穩(wěn)定狀態(tài)。次態(tài)Qn+1的卡諾圖特性方程觸發(fā)器的特性方程就是觸發(fā)器次態(tài)Qn+1與輸入及現(xiàn)態(tài)Qn之間的邏輯關(guān)系式1、電位觸發(fā)方式觸發(fā)器同步RS觸發(fā)器RSCP＝0時，R=S=1，觸發(fā)器保持原來狀態(tài)不變。CP＝1時，工作情況與基本RS觸發(fā)器相同。同步D觸發(fā)器（鎖存器）CP=1期間有效將S=D、R=D代入同步RS觸發(fā)器的特性方程，得同步D觸發(fā)器的特性方程：波形圖EDQQ的區(qū)域是修改有效區(qū)邊沿觸發(fā)器EDSDRDQQ觸發(fā)上升沿練習(xí)

設(shè)A為鎖存器，B為D觸發(fā)器，設(shè)輸入信號和觸發(fā)信號關(guān)系如圖，畫出輸出端波形(設(shè)A，B原狀態(tài)均為0)。輸入數(shù)據(jù)觸發(fā)信號主從觸發(fā)器1、主從RS觸發(fā)器工作原理（1）接收輸入信號過程CP=1期間：主觸發(fā)器控制門G7、G8打開，接收輸入信號R、S，有：

從觸發(fā)器控制門G3、G4封鎖，其狀態(tài)保持不變。1001（2）輸出信號過程CP下降沿到來時，主觸發(fā)器控制門G7、G8封鎖，在CP=1期間接收的內(nèi)容被存儲起來。同時，從觸發(fā)器控制門G3、G4被打開，主觸發(fā)器將其接收的內(nèi)容送入從觸發(fā)器，輸出端隨之改變狀態(tài)。在CP=0期間，由于主觸發(fā)器保持狀態(tài)不變，因此受其控制的從觸發(fā)器的狀態(tài)也即Q、Q的值當然不可能改變。CP下降沿到來時有效特性方程2、主-從J—K觸發(fā)器：代入主從RS觸發(fā)器的特性方程，即可得到主從JK觸發(fā)器的特性方程：觸發(fā)器的開關(guān)特性

描述觸發(fā)器特性的參數(shù)很多。其中既有描述傳輸延遲的參數(shù)，也有描述各輸入波形寬度要求的參數(shù)，還有描述各輸入波形之間時間配合要求的參數(shù)。如果在使用時不能滿足參數(shù)的要求，那么，電路就不能正常地工作。寄存器和移位寄存器

寄存器是計算機的一個重要部件，用于暫存數(shù)據(jù)、指令等。它由觸發(fā)器和一些控制門組成。在寄存器中，常用的是正邊沿觸發(fā)D觸發(fā)器和鎖存器。QQRDDCP1Q1Q1DQQRDDCP2Q2Q2DQQRDDCP3Q3Q3DQQRDDCP4Q4Q4DCKRDRdCK1D2D3D4D1Q

2Q3Q4Q1↑1D2D3D4D0×××××1D2D3D4D0000

在計算機中常要求寄存器有移位功能。如在進行乘法時，要求將部分積右移；在將并行傳送的數(shù)轉(zhuǎn)換成串行數(shù)時也需移位。有移位功能的寄存器稱為移位寄存器。

QQ

DCPQ4QQ

DCPQ3QQ

DCPQ2QQ

DCPQ1CK移位輸出移位輸入左移QQ

DCPQ4QQ

DCPQ3QQ

DCPQ2QQ

DCPQ1CK移位輸出移位輸入左移

雙向四位移位寄存器：計數(shù)器

計數(shù)器是計算機、數(shù)字儀表中常用的一種電路。計數(shù)器按時鐘作用方式來分，有同步計數(shù)器和異步計數(shù)器兩大類。

異步計數(shù)器中，高位觸發(fā)器的時鐘信號是由低一位觸發(fā)器的輸出來提供的，結(jié)構(gòu)簡單。

同步計數(shù)器中，各觸發(fā)器的時鐘信號是由同一脈沖來提供的，因此，各觸發(fā)器是同時翻轉(zhuǎn)的，它的工作頻率比異步計數(shù)器高，但結(jié)構(gòu)較復(fù)雜。計數(shù)器按計數(shù)順序來分，有二進制、十進制兩大類。在計算機中較少使用異步計數(shù)器，這里著重介紹有并行輸入數(shù)據(jù)功能的正向同步十進制計數(shù)器。用J一K觸發(fā)器構(gòu)成的同步十進制集成化計數(shù)器。同步計數(shù)器是采用快速進位方式來計數(shù)的，觸發(fā)器及實現(xiàn)快速進位的邏輯電路是它的核心。當前狀態(tài)用Q表示，下一個狀態(tài)用Q’表示。由于計數(shù)器只有保持和計數(shù)兩種狀態(tài)，所以J=K=0是保持、J=K=1是計數(shù)設(shè)JA=KA=A；JB=KB=B；JC=KC=C；JD=KD=D；QDQCQBQAQ’DQ’CQ’BQ’A00000001001000110100010101100111100010010001001000110100010101100111100010010000DCBA0001001100010111000100110001111100011001紅色：B綠色：C藍色：D00000010××××01××QBQAQDQC0001111000011110D00100010××××00××QBQAQDQC0001111000011110C01100110××××00××QBQAQDQC0001111000011110B11111111××××11××QBQAQDQC0001111000011110AJD=KD=QDQA+QCQBQAJC=KC=QBQAJB=KB=QDQAJA=KA=1J-K觸發(fā)器組成的十進制計數(shù)器：QDQDJCPKQCQCJCPKQBQBJCPKQAQAJCPK1CK2.6陣列邏輯電路讀／寫存儲器(randomaccessmemory,簡稱RAM)只讀存儲器(readonlymemory,簡稱ROM)可編程序邏輯陣列(programmablelogicarray，簡稱PLA)可編程序陣列邏輯(programmablearraylogic,簡稱PAL)通用陣列邏輯(generalarraylogic,簡稱GAL)門陣列(gatearray，簡稱GA)宏單元陣列(macrocellarray,簡稱MA)只讀存儲器（ROM）ROM主要由地址譯碼器和存儲單元體組成ROM的工作原理地址譯碼器根據(jù)輸入地址選擇某條輸出(稱字線)，由它再去驅(qū)動該字線的各位線，以便讀出字線上各存儲單元所儲存的代碼。存儲容量＝字線數(shù)×位線數(shù)＝2n×b（位）存儲單元地址4×4位ROM地址譯碼器存儲體A1=0A0=0W0=1W1=0W2=0W3=0D3=1D1=1D0=1D2=0A1=0A0=1W0=0W1=1W2=0W3=0D3=0D1=0D0=1D2=1A1=1A0=0W0=0W1=0W2=1W3=0D3=1D1=0D0=0D2=1A1=1A0=1W0=0W1=0W2=0W3=1D3=0D1=1D0=1D2=1ROM的簡化畫法地址譯碼器產(chǎn)生了輸入變量的全部最小項存儲體實現(xiàn)了有關(guān)最小項的或運算與陣列固定或陣列可編程連接斷開ROM的應(yīng)用1、用ROM實現(xiàn)組合邏輯函數(shù)邏輯表達式真值表或最小項表達式11按A、B、C、D排列變量，并將Y1、Y2擴展成為4變量的邏輯函