MCU時鐘系統(tǒng)設(shè)計

MCU時鐘系統(tǒng)設(shè)計

時鐘系統(tǒng)是微掌握器（ＭＣＵ）的一個重要局部，它產(chǎn)生的時鐘信號要貫穿整個芯片。時鐘系統(tǒng)設(shè)計得好壞關(guān)系到芯片能否正常工作。在工作頻率較低的狀況下，時鐘系統(tǒng)可以通過綜合產(chǎn)生，即用Ｖｅｒｉｌｏｇ／ＶＨＤＬ語言描述電路，并用ＥＤＡ工具進(jìn)展綜合。然而，用工具綜合存在電路性能低、優(yōu)化率不高的問題，不適合應(yīng)用在各種高性能微處理器芯片上。而采納人工設(shè)計規(guī)律并手工輸入電路圖甚至物理幅員的方式，能使設(shè)計的電路敏捷，性能更好。基于這些考慮，設(shè)計了一個ＭＣＵ時鐘系統(tǒng)。

１根本時鐘輸入的選擇

ＣＰＵ核分微處理器（ＭＰＵ）和微掌握器（ＭＣＵ），兩者的根本時鐘一般都以單頻方波的形式供應(yīng)。時鐘有三種產(chǎn)生方式：

（１）用晶體振蕩器產(chǎn)生準(zhǔn)確而穩(wěn)定的時鐘信號；

（２）用壓控振蕩器產(chǎn)生可調(diào)頻率范圍較寬的時鐘信號；

（３）結(jié)合以上兩種技術(shù)，用壓控振蕩器生成時鐘信號。

根本時鐘信號的產(chǎn)生可以有芯片外和芯片內(nèi)兩種方法。但是時鐘信號必需是穩(wěn)定的信號，對于穩(wěn)定度要求特殊高的場合（如ＭＰＵ和ＭＣＵ），采納芯片外供應(yīng)是必不行少的。故本設(shè)計采納外接晶振的方法。

２兩相時鐘方案

時鐘技術(shù)是打算和影響電路功耗的主要因素，時鐘偏差是引起電路競爭冒險的主要緣由。為了消退競爭、提高頻率、降低功耗，在根本時鐘方案方面，ＭＰＵ和ＭＣＵ一般有三種選擇：單相時鐘、多相時鐘和沿觸發(fā)方案。在當(dāng)前的設(shè)計中，沿觸發(fā)方案由于在數(shù)據(jù)傳遞方面有肯定困難已很少被使用。單相時鐘方案由于在時序和傳輸上比擬簡潔牢靠，在全部的方案中使用的晶體管也是最少，所以被一些高性能芯片使用，如ＤＥＣ公司現(xiàn)被ＨＰ公司并購的Ａｌｐｈａ２１６６４微處理器。但是，對ＣＭＯＳ電路來說，采納單相時鐘就無法使用動態(tài)電路，而且因組合規(guī)律塊中規(guī)律元件的速度凹凸都受到限制而呈現(xiàn)困難。

圖１是一個單相有限狀態(tài)機(jī)，圓圈內(nèi)為組合規(guī)律塊ＣＬ。

設(shè)ＴＬ＋ＴＨ＝ＴＰ，其中ＴＰ為時鐘周期，ＴＨ和ＴＬ分別為時鐘高電平和低電平常間。假如要使時鐘定時與數(shù)據(jù)無關(guān)，則最長的傳播延遲必需小于ＴＰ，信號（甚至可能是由于內(nèi)部競爭冒險產(chǎn)生的尖峰所造成的假信號）到達(dá)ＣＬ輸出端可能取的最短時間必需大于ＴＨ。令τＣＬ代表ＣＬ延遲范圍，則：

ＴＨ＜τＣＬ＜ＴＰ（１）

（１）式說明，信號通過ＣＬ的每一個延遲都必需介于ＴＨ和ＴＰ之間。正是這種雙邊約束特性使單相時鐘難以實(shí)現(xiàn)。對于多相時鐘，則可以消退這種雙邊約束，而使其轉(zhuǎn)化為單邊約束。圖２（ａ）所示為采納兩相非重疊時鐘Φ１和Φ２（Φ１×Φ２＝０），對應(yīng)時鐘波形示于圖２（ｂ），Ｔ１和Ｔ３分別是Φ１和Φ２為高電平常的時間，Ｔ２是Φ１到Φ２之間電平為低的時間，Ｔ４則是Φ２到Φ１之間電平為低的時間。當(dāng)Φ２電平變高時信號開頭通過ＣＬ傳輸，并且必需在Φ１電平變低之前完畢。于是得：

τＣＬ＜Ｔ１＋Ｔ３＋Ｔ４或τＣＬ＜Ｔｐ－Ｔ２（２）

其中，Ｔｐ＝Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４

圖4二分頻電路準(zhǔn)時鐘驅(qū)動器

這樣就可把雙邊約束（１）式簡化為單邊約束（２）式了。無論是有效信號或是無效信號，都可以以任意快的速度通過ＣＬ而不會造成競爭。

固然，相數(shù)過多又會使設(shè)計簡單度提高，因此這里選擇了兩相不重疊時鐘。

３時鐘系統(tǒng)規(guī)律電路設(shè)計

３．１兩相不重疊時鐘產(chǎn)生的方法

兩相不重疊時鐘產(chǎn)生電路如圖３所示。ｃｌｋ為外部晶振產(chǎn)生的送入ＭＣＵ的單相時鐘，Ｉ１是ＭＣＵ內(nèi)部產(chǎn)生的愛護(hù)信號，正常工作時Ｉ１為低電平，發(fā)生故障時如由于噪聲干擾導(dǎo)致ＰＳＥＮ和ＲＤ、ＷＲ同時有效的錯誤發(fā)生時Ｉ１變成高電平而關(guān)閉時鐘；當(dāng)系統(tǒng)復(fù)位時，會使得圖３中Ｉ１為低電平，恢復(fù)ｃｌｋ的輸入。由于正常狀況下ＰＤ為低電平，所以ｃｌｋ等同于經(jīng)過三個非門變成圖中的單相輸入信號，加到用“或非”門穿插而構(gòu)成的Ｒ－Ｓ觸發(fā)器，單相時鐘從左邊加到一個“或非”門上，反相后加到另一個“或非”門上，這樣得到的ＣＫ１和ＣＫ２是不重疊的。單相時鐘與雙相時鐘的對應(yīng)關(guān)系如圖３所示。

當(dāng)信號Ｖ變成高電平常（由于正常工作時ＰＤ始終保持為０），Ｍ１管關(guān)斷，信號就始終保存在靜態(tài)鎖存器中。每當(dāng)時鐘信號變高時，就把靜態(tài)鎖存器的輸出傳給Ｗ，使得Ｗ始終處于低電平而不影響“或非”門Ａ１，故圖３中Ａ１可以簡化為二輸入。

在時鐘受到一個規(guī)律信號（也就是門控時鐘）掌握的狀況下，可能會有一些動態(tài)節(jié)點(diǎn)不被刷新。為了避開這種錯誤，采納由一個ＮＭＯＳ掌握管Ｍ２加兩個穿插耦合反相器組成靜態(tài)鎖存器。其中反應(yīng)管采納的倒比Ｗ／Ｌ很小（＜１），可以作為電平恢復(fù)器件，這樣有利于保存信息。

３．２二分頻電路

通常把一周期指令的執(zhí)行時間稱為一個機(jī)器周期，并進(jìn)一步劃分為２～６個狀態(tài)（高速ＭＣＵ到標(biāo)準(zhǔn)ＭＣＵ），每一狀態(tài)有兩相時鐘，即為兩個節(jié)拍，每個節(jié)拍持續(xù)一個振蕩周期。如何向芯片內(nèi)部供應(yīng)一個兩節(jié)拍的時鐘信號呢？這就需要二分頻電路對外部振蕩信號進(jìn)展分頻，使得在每個時鐘的前半周期，節(jié)拍１信號有效；后半周期，節(jié)拍２信號有效。

二分頻電路是由兩個靜態(tài)鎖存器組成的觸發(fā)器，如圖４所示。其中ＣＫ１和ＣＫ２是兩相不重疊時鐘，當(dāng)ＣＫ１＝０，ＣＫ２＝１時，靜態(tài)鎖存器ｂ的輸出經(jīng)過一個反相器供應(yīng)ＣＫ３和ＣＫ４，使得ＣＫ３＝０，ＣＫ４＝１；經(jīng)過半個周期后，ＣＫ１＝１，ＣＫ２＝０，Ｍ４斷開，低電平信號存儲在靜態(tài)鎖存器ａ中，使ＣＫ３的值不變，這樣ＣＫ３連續(xù)了一個周期的低電平（高電平），就形成了兩分頻，如此形成的時鐘信號周期增加一倍。ＣＫ４由ＣＫ３經(jīng)過一個反相器形成，兩者相位相反。

３．３時鐘驅(qū)動器及安排

影響時鐘偏差主要有以下幾個因素：

·連接時鐘數(shù)的連線；

·時鐘數(shù)的拓?fù)錁?gòu)造；

·時鐘的驅(qū)動；

·時鐘線的負(fù)載；

·時鐘的上升及下降時間。

在ＭＣＵ內(nèi)部，時鐘信號要驅(qū)動大的負(fù)載，是負(fù)載最重的信號，有可能導(dǎo)致電路延時和時鐘偏差。消退的方法之一是增加驅(qū)動力量。設(shè)計的驅(qū)動器如圖４（二分頻電路除外）所示。最初的時鐘信號由二分頻電路輸出的ＣＫ３和ＣＫ４供應(yīng)。值得留意的是，為了提高翻轉(zhuǎn)速度增加了旁路管，即ＰＭＯＳ晶體管Ｍ5、Ｍ７和ＮＭＯＳ晶體管Ｍ6、Ｍ８，而且它們的Ｗ／Ｌ比要取得足夠大如設(shè)計的為３５０／１，這樣就不需要外部附加自舉電容。固然為了防止導(dǎo)通電流過激（ｄｉ／ｄｔ），可以參加電阻起穩(wěn)定作用。該時鐘驅(qū)動器的一個重要特點(diǎn)，就是所產(chǎn)生的兩相不重疊時鐘的相位與時鐘負(fù)載無關(guān)，輸出Ｃｌｋ３和Ｃｌｋ４能高到ＶＤＤ電平和低到地電平。

圖6IDL掌握通生CPU內(nèi)部的時鐘信號

在ＭＣＵ內(nèi)部合理安排時鐘網(wǎng)絡(luò)。通常有兩種方法：線形緩沖和樹形緩沖?？紤]到ＭＣＵ內(nèi)部時鐘負(fù)載比擬大，采納圖５所示的樹形緩沖將時鐘電路分成若干分支。時鐘安排的各個分支在各級之間具有一樣的相對扇出，同時每個分支所帶負(fù)載數(shù)目根本一樣，由于不平衡的分支是時鐘歪斜的主要緣由。

３．４低功耗設(shè)計

低功耗設(shè)計要求時鐘網(wǎng)絡(luò)盡量簡潔，晶體管尺寸盡量小，并且應(yīng)盡量削減不必要的電路節(jié)點(diǎn)翻轉(zhuǎn)，所以設(shè)計的ＭＣＵ一方面要大量采納只有三個元件組成的靜態(tài)鎖存器，參見圖３；另一方面要有三種工作功率治理模式，即正常、空閑、掉電三種方式，以滿意低功耗方式的應(yīng)用。因此，內(nèi)部所使用的時鐘分三類，第一類送入局部掌握器和數(shù)據(jù)通道（ＣＰＵ核），在低功耗方式（空閑）下時鐘關(guān)閉，如圖６中的Ｃｌｋ５和Ｃｌｋ６；其次類用于掌握定時器，如Ｃｌｋ１和Ｃｌｋ２；第三類則用于掌握中斷電路和串行口的時鐘，如Ｃｌｋ３和Ｃｌｋ４。后兩類不受低功耗方式的限制。

（１）在掉電方式（ＰＤ＝１）下，時鐘信號發(fā)生器及內(nèi)部全部的功能部件都停頓工作。如圖３所示，ＰＤ＝１時，封鎖一個“與非”門和一個“或非”門，使Ｖ始終為低電平，輸給Ｒ－Ｓ觸發(fā)器的單相時鐘的狀態(tài)被固定，或?yàn)榈碗娖交驗(yàn)楦唠娖剑@樣整個芯片的時鐘信號被凍結(jié)。

（２）在空閑方式（ＩＤＬ＝１）下，時鐘信號連續(xù)供應(yīng)給中斷規(guī)律、串行口、定時器，但ＣＰＵ的時鐘被切斷了。如圖６所示，ＩＤＬ＝１時，“或非”門輸出為低電平，“與非”門輸出為高電平，通過時鐘驅(qū)動器使得Ｃｌｋ５＝1、Ｃｌｋ６＝０，這樣通往ＣＰＵ的信號就被凍結(jié)了。

圖7用CSMC0.6um工藝庫對時鐘電路的規(guī)律仿真

４設(shè)計驗(yàn)證與總結(jié)

綜合圖3、圖4、圖６就構(gòu)成了整個時鐘系統(tǒng)。為了對電路進(jìn)展規(guī)律仿真，首先在ＣＡＤＥＮＣＥ的Ｃｏｍｐｏｓｅｒ－ｓｃｈｅｍａｔｉｃ中調(diào)用ＣＳＭＣ０．６μｍ標(biāo)準(zhǔn)單元工藝庫，設(shè)置好管子參數(shù)，畫出電路圖。然后進(jìn)入ＡｎａｌｏｇＡｒｔｉｓｔＳｉｍｕｌａｔｉｏｎ環(huán)境進(jìn)展參數(shù)較抱負(fù)