EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章

第3章現(xiàn)場(chǎng)可編程門陣列

3.1FPGA概述3.2

Xilinx公司的FPGA

3.3

Altera公司的FPGA

1EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列3.1

FPGA概述

世界上第一片F(xiàn)PGA由美國(guó)Xilinx公司于1985年率先推出。

進(jìn)入21世紀(jì)之后，以FPGA為核心的單片系統(tǒng)SOC和可編程系統(tǒng)SOPC有了顯著的發(fā)展，單片F(xiàn)PGA的集成規(guī)模已達(dá)到幾百萬(wàn)門，其工作速度已超過(guò)300MHz。

FPGA在結(jié)構(gòu)上已經(jīng)實(shí)現(xiàn)了復(fù)雜系統(tǒng)所需要的主要功能，并將多種功能集成在一片F(xiàn)PGA器件中，如嵌入式存儲(chǔ)器、嵌入式乘法器、嵌入式處理器、高速I/O緩沖器、外置存儲(chǔ)器接口和實(shí)現(xiàn)數(shù)字信號(hào)處理的DSP等功能。2EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列3.1

FPGA概述

隨著FPGA性能的不斷完善,

FPGA器件的種類日益豐富,受到世界范圍內(nèi)電子設(shè)計(jì)人員的普遍歡迎,并占據(jù)了較大的市場(chǎng),其生產(chǎn)廠家也由原來(lái)的Xilinx公司一家增加到Altera、Actel、Lattice等十幾家公司。

目前FPGA主要產(chǎn)品大致可以分為兩大類：

●

基于SRAM編程的FPGA

●

基于反熔絲編程的FPGA

3EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

1.基于SRAM編程的FPGA

由可配置的邏輯模塊（CLB，ConfigurableLogicBlock）、可編程布線資源（PI，ProgrammableInterconnection）和可編程的輸入輸出模塊（IOB，Input/OutputBlock）三部分組成。可配置邏輯模塊可編程I/O單元可編程開(kāi)關(guān)矩陣互連資源4EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

主要結(jié)構(gòu)特征：

①具有門陣列的邏輯模塊（CLB）和互連通道結(jié)構(gòu)；②具有多輸入的邏輯單元；③支持雙向和多資源的連線；④具有快速再配置功能。

優(yōu)點(diǎn)：①可以反復(fù)編程；②開(kāi)發(fā)設(shè)計(jì)不需要專門的編程器；③與CMOS工藝的存儲(chǔ)器兼容，芯片的價(jià)格比較低。5EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

缺點(diǎn)：

①器件掉電后，SRAM中的配置數(shù)據(jù)會(huì)丟失，因此在FPGA器件的外部，需要附加一個(gè)只讀存儲(chǔ)器PROM或EPROM，用來(lái)保存這些配置數(shù)據(jù)，這樣會(huì)給配置數(shù)據(jù)的保密帶來(lái)一定的問(wèn)題；②器件內(nèi)部可編程連線和邏輯定義通過(guò)大量的傳輸門開(kāi)關(guān)來(lái)實(shí)現(xiàn)。由于電阻較大，導(dǎo)致信號(hào)的傳遞速度受到影響，限制了系統(tǒng)的工作頻率。6EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

2.

基于反熔絲編程的FPGA這類器件的邏輯結(jié)構(gòu)采用基于多路選擇器的基本邏輯單元，配置數(shù)據(jù)放在反熔絲開(kāi)關(guān)矩陣中，通過(guò)編程，使部分反熔絲介質(zhì)擊穿，造成開(kāi)關(guān)導(dǎo)通，從而實(shí)現(xiàn)器件的編程。

屬于一次性可編程FPGA。

缺點(diǎn)：一次性編程，不便于修改和在系統(tǒng)升級(jí)。

優(yōu)點(diǎn)：具有集成度高、功耗低、保密性強(qiáng)、抗輻射和抗干擾性能好、使用時(shí)無(wú)需附加存儲(chǔ)器等。7EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列3.2

Xilinx公司的FPGA

作為FPGA技術(shù)的提出者和器件的發(fā)明者，Xilinx公司在PLD器件性能和應(yīng)用靈活性等方面一直保持FPGA領(lǐng)域的世界領(lǐng)先地位，其產(chǎn)品主要有：

XC2000、XC3000、XC4000、XC5000、XC6000，以及Spartan和Virtex等多個(gè)系列，近百余種型號(hào)。

8EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

主要由可配置的邏輯模塊CLB、可編程布線資源PI和可編程的輸入輸出模塊IOB三部分組成。3.2.1XC4000系列器件的結(jié)構(gòu)原理

9EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列可配置的邏輯模塊CLB是FPGA的基本邏輯單元電路。作為FPGA的重要組成部分，CLB以陣列的形式分布在芯片的中部，用來(lái)實(shí)現(xiàn)各種邏輯函數(shù)。

1.可配置的邏輯模塊CLB

CLB的組成：可編程函數(shù)發(fā)生器觸發(fā)器快速進(jìn)位邏輯電路內(nèi)部連接邏輯控制電路10EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

CLB的基本結(jié)構(gòu)：輸入：

邏輯信號(hào)G1~G4邏輯信號(hào)F1~F4控制信號(hào)C1~C4時(shí)鐘信號(hào)CLK輸出：

組合輸出X、Y時(shí)序輸出XQ、YQ11EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

CLB提供3個(gè)可編程的函數(shù)發(fā)生器，可對(duì)輸入變量進(jìn)行各種邏輯運(yùn)算。

（1）邏輯函數(shù)發(fā)生器

G和F為2個(gè)獨(dú)立的4變量函數(shù)發(fā)生器，各有16個(gè)數(shù)據(jù)存儲(chǔ)單元，數(shù)據(jù)輸入為G1~G4和F1~F4，輸出G和F。H為3變量函數(shù)發(fā)生器，輸入取自H1、G或H0，以及F或H2。

通過(guò)3個(gè)函數(shù)發(fā)生器的組合，可使CLB實(shí)現(xiàn)多種形式的組合邏輯函數(shù)。

12EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

CLB提供2個(gè)D觸發(fā)器。

（2）觸發(fā)器

D為觸發(fā)器的輸入，通過(guò)四選一多路選擇器，在DIN、F、G和H中進(jìn)行選擇。

CLK為CLB的公用時(shí)鐘，通過(guò)各自的選擇器為觸發(fā)器提供上升沿或下降沿觸發(fā)的時(shí)鐘信號(hào)。

E為觸發(fā)器的選通信號(hào)，通過(guò)選擇器直接接受高電平或由CLB的內(nèi)部信號(hào)EC控制。

觸發(fā)器的置位和復(fù)位公用一個(gè)CLB內(nèi)部控制信號(hào)SR，通過(guò)各自的S/R控制邏輯提供置位信號(hào)和復(fù)位信號(hào)。

13EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列用來(lái)實(shí)現(xiàn)內(nèi)部控制信號(hào)的轉(zhuǎn)換，為函數(shù)發(fā)生器H提供輸入H0、H1和H2,以及為觸發(fā)器提供數(shù)據(jù)輸入DIN、置位/復(fù)位信號(hào)SR和選通信號(hào)EC。（3）控制電路14EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列為了提高函數(shù)發(fā)生器的運(yùn)算速度，CLB為G和F兩個(gè)函數(shù)發(fā)生器提供了實(shí)現(xiàn)進(jìn)位、借位功能的快速進(jìn)位邏輯電路。（4）CLB的快速進(jìn)位邏輯電路15EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

除了實(shí)現(xiàn)組合邏輯和時(shí)序邏輯功能外，CLB可以利用G和F中的存儲(chǔ)單元，實(shí)現(xiàn)片內(nèi)讀/寫(xiě)存儲(chǔ)器的功能，構(gòu)成兩個(gè)容量為161位或一個(gè)321位的RAM。

數(shù)據(jù)的寫(xiě)入可采用邊沿觸發(fā)或電平觸發(fā)，所構(gòu)成的RAM具有單口和雙口兩種模式。（5）CLB的RAM組態(tài)模式

容量

觸發(fā)方式

161位162位321位邊沿觸發(fā)電平觸發(fā)單口RAM√√√√√雙口RAM√

√16EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

可構(gòu)成兩個(gè)161位的RAM或一個(gè)162位的RAM。①單口RAM模式內(nèi)部信號(hào)：H1——寫(xiě)使能信號(hào)WEDIN/H2——數(shù)據(jù)輸入D1SR/H0——數(shù)據(jù)輸入D0CLK——寫(xiě)操作的時(shí)鐘脈沖G1~G4——RAM的地址輸入F1~F4——RAM的地址輸入G和F——RAM的數(shù)據(jù)輸出

寫(xiě)操作：

地址信號(hào)G1~G4、F1~F4經(jīng)寫(xiě)地址譯碼器譯碼，分別選通各自要寫(xiě)入的存儲(chǔ)單元，在寫(xiě)使能信號(hào)WE和寫(xiě)時(shí)鐘脈沖CLK的控制下，將數(shù)據(jù)D1、D0分別寫(xiě)入G和F的存儲(chǔ)單元。讀操作：

當(dāng)?shù)刂肪€G1~G4、F1~F4給出讀地址信號(hào)時(shí)，讀出數(shù)據(jù)便可從指定的存儲(chǔ)單元中讀出。

17EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列雙口RAM具有同時(shí)進(jìn)行讀操作和寫(xiě)操作的功能。②雙口RAM模式

雙口RAM的數(shù)據(jù)的讀、寫(xiě)操作由G來(lái)完成，并且讀、寫(xiě)地址線是獨(dú)立的。

讀地址線取自G1~G4，寫(xiě)地址信號(hào)由F1~F4提供。

寫(xiě)數(shù)據(jù)輸入信號(hào)D0取自內(nèi)部信號(hào)SR/H0，經(jīng)DIN端寫(xiě)入G的存儲(chǔ)單元。

讀出的數(shù)據(jù)取自G的輸出端。

這樣便可對(duì)G同時(shí)進(jìn)行讀/寫(xiě)操作，實(shí)現(xiàn)CLB的雙口RAM模式。

18EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

IOB是FPGA外部引腳與內(nèi)部邏輯之間的接口電路,它分布在芯片的四周，每個(gè)IOB對(duì)應(yīng)連接一個(gè)引腳。

2.輸入/輸出模塊IOB

由三態(tài)輸出緩沖器G1、輸入緩沖器G2、輸出/輸入觸發(fā)器F1和F2、上拉/下拉控制電路，以及多個(gè)多路選擇器組成。

通過(guò)對(duì)IOB的編程，可改變輸入/輸出模塊的具體配置，將引腳定義為輸入、輸出或雙向功能，同時(shí)還可實(shí)現(xiàn)三態(tài)控制。

19EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列IOB的結(jié)構(gòu)：輸出通道：

多路選擇器M2和M4、D觸發(fā)器F1,以及三態(tài)輸出緩沖器G1組成。

輸入通道：

輸入緩沖器G2、D觸發(fā)器F2、延時(shí)電路，以及多路選擇器M5、M6和M8組成。

T——三態(tài)輸出緩沖器的使能信號(hào)，通過(guò)對(duì)M1的編程，可定義為高電平有效或低電平有效。CE——兩個(gè)觸發(fā)器的公用選通信號(hào)。ICLK和OCLK分別為輸入和輸出通道的時(shí)鐘信號(hào)，可通過(guò)對(duì)M7和M3的編程，實(shí)現(xiàn)上升沿或下降沿觸發(fā)。當(dāng)I/O引腳作為輸出時(shí),通過(guò)M2的同相或反相選擇,將OUT信號(hào)送入輸出通路,再經(jīng)三態(tài)輸出緩沖器從I/O端口輸出。輸出方式可通過(guò)對(duì)M4的編程來(lái)實(shí)現(xiàn)，既可以寄存器輸出，也可以組合輸出。當(dāng)I/O引腳作為輸入時(shí)，輸入信號(hào)經(jīng)過(guò)輸入緩沖器G2進(jìn)入輸入通道。根據(jù)M5和M6的編程選擇，輸入信號(hào)可直接由I1、I2輸入至內(nèi)部邏輯電路，也可經(jīng)觸發(fā)器寄存后再輸入到內(nèi)部電路。20EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列可編程布線資源主要用來(lái)實(shí)現(xiàn)芯片內(nèi)部CLB之間、CLB和IOB之間的連接，使FPGA成為用戶所需要的電路邏輯網(wǎng)絡(luò)。

3.

可編程布線資源

由可編程連線和可編程開(kāi)關(guān)矩陣（PSM）組成,分布在CLB陣列的行、列之間，貫穿整個(gè)芯片。21EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列可編程布線資源示意圖：長(zhǎng)線雙長(zhǎng)線單長(zhǎng)線雙長(zhǎng)線長(zhǎng)線全局時(shí)鐘線22EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

PSM主要用來(lái)實(shí)現(xiàn)可編程連線的連接（即單長(zhǎng)線或雙長(zhǎng)線的連接）。每個(gè)PSM中有6個(gè)開(kāi)關(guān)管，通過(guò)編程可完成連接線的直線連接、拐彎連接或多路連接。（1）可編程開(kāi)關(guān)矩陣PSM

直線連接:

11拐彎連接:

11多路連接:

11123EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列可編程連線共有5種類型：?jiǎn)伍L(zhǎng)線、雙長(zhǎng)線、長(zhǎng)線、全局時(shí)鐘線和進(jìn)位邏輯線。（2）可編程連線類型單長(zhǎng)線雙長(zhǎng)線長(zhǎng)線全局時(shí)鐘線進(jìn)位邏輯線合計(jì)水平線8460018垂直線8464224CLB的連線資源

24EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

單長(zhǎng)線是指可編程開(kāi)關(guān)矩陣之間的水平金屬線和垂直金屬線，用來(lái)實(shí)現(xiàn)局部區(qū)域信號(hào)的傳輸。

它的長(zhǎng)度相當(dāng)于兩個(gè)CLB之間的距離，可通過(guò)PSM實(shí)現(xiàn)直線連接、拐彎連接或多路連接。

由于信號(hào)每經(jīng)過(guò)一個(gè)開(kāi)關(guān)矩陣都要產(chǎn)生一定的延時(shí)，所以單長(zhǎng)線不適合長(zhǎng)距離傳輸信號(hào)。①單長(zhǎng)線

25EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

雙長(zhǎng)線的長(zhǎng)度是單長(zhǎng)線的2倍，每根雙長(zhǎng)線都是從一個(gè)開(kāi)關(guān)矩陣出發(fā)，繞過(guò)相鄰的開(kāi)關(guān)矩陣進(jìn)入下一個(gè)開(kāi)關(guān)矩陣，并在線路中成對(duì)出現(xiàn)。

它類似于單長(zhǎng)線，在CLB中除了時(shí)鐘輸入CLK外，所有輸入端均可由相鄰的雙長(zhǎng)線驅(qū)動(dòng)，而CLB的每個(gè)輸出都可驅(qū)動(dòng)鄰近的水平或垂直雙長(zhǎng)線。

雙長(zhǎng)線與單長(zhǎng)線相比，減少了經(jīng)過(guò)開(kāi)關(guān)矩陣的數(shù)量，因此它更有效地提供了中距離的信號(hào)通路，加快了系統(tǒng)的工作速度。

②雙長(zhǎng)線

26EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

長(zhǎng)線是由貫穿整個(gè)芯片的水平和垂直的金屬線組成，并以網(wǎng)格狀分布。

它不經(jīng)過(guò)開(kāi)關(guān)矩陣，通常用于高扇出和時(shí)間要求苛刻的信號(hào)網(wǎng)，可實(shí)現(xiàn)高扇出、遍布整個(gè)芯片的控制線，如復(fù)位/置位線等。每根長(zhǎng)線的中點(diǎn)處有一個(gè)可編程的分離開(kāi)關(guān)，可根據(jù)需要形成兩個(gè)獨(dú)立的布線通道，提高長(zhǎng)線的利用率。③長(zhǎng)線27EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

全局時(shí)鐘線只分布在垂直方向，主要用來(lái)提供全局的時(shí)鐘信號(hào)和高扇出的控制信號(hào)。

④全局時(shí)鐘線

每個(gè)CLB僅有2根進(jìn)位邏輯線,并分布在垂直方向,主要用來(lái)實(shí)現(xiàn)CLB的進(jìn)位鏈。

⑤進(jìn)位邏輯線28EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列CLB的布線連接圖：雙長(zhǎng)線單長(zhǎng)線雙長(zhǎng)線長(zhǎng)線長(zhǎng)線

雙長(zhǎng)線單長(zhǎng)線雙長(zhǎng)線長(zhǎng)線

全局時(shí)鐘線29EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

Xilinx公司自1985年推出第一片F(xiàn)PGA器件以來(lái)，又陸續(xù)推出XC2000、XC3000、XC4000、XC5000、XC6000，以及Spartan和Virtex等多個(gè)系列的FPGA。其中，XC2000～XC6000為該公司的早期產(chǎn)品。隨著科學(xué)技術(shù)的發(fā)展，以及對(duì)FPGA性能要求的不斷提高，有些系列已經(jīng)逐步退出歷史舞臺(tái)，而一些新型系列的FPGA已成為Xilinx公司的主流產(chǎn)品。3.2.2Xilinx其他系列FPGA

30EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

Spartan系列是Xilinx公司推出的具有高性能、低成本的FPGA產(chǎn)品。

1.Spartan系列

系列產(chǎn)品主要有：SpartanⅠSpartanⅡSpartanⅢ31EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

SpartanⅠ系列包括5V的Spartan-Ⅰ器件和3.3V的Spartan-XL器件，采用基于Virtex和XC4000先進(jìn)的流水線結(jié)構(gòu)，集成密度可以達(dá)到20萬(wàn)門。

該系列將高性能、片內(nèi)RAM和低成本完美地結(jié)合在一起，成為Xilinx公司生產(chǎn)的第一代替代ASIC的FPGA產(chǎn)品。目前已被新型器件替代，逐步退出市場(chǎng)。32EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

SpartanⅡ系列包括2.5V的Spartan-Ⅱ器件和1.8V的Spartan-ⅡE器件，是該公司生產(chǎn)的替代ASIC第二代FPGA產(chǎn)品，已成為該公司低成本、低密度FPGA產(chǎn)品的典型代表，被廣泛應(yīng)用在各類低端產(chǎn)品中。

該系列器件采用基于Virtex流水線的新結(jié)構(gòu)，器件內(nèi)部含有嵌入式RAM，并采用先進(jìn)的0.22/0.18m的半導(dǎo)體制造工藝，使用SRAM編程技術(shù)和查找表結(jié)構(gòu)，具有無(wú)限的可重復(fù)編程性，以及非常低的價(jià)格。

SpartanⅢ系列是Xilinx公司較新的FPGA產(chǎn)品，采用90nm制造工藝，包括1.2V的Spartan-Ⅲ和Spartan-ⅢE器件。

33EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

Virtex系列是Xilinx公司推出的一種高密度、高性能的FPGA器件，它突破了傳統(tǒng)FPGA的密度和性能限制，從而使器件的集成度空前提高。

2.Virtex系列

主要有：VirtexⅠVirtexⅡVirtexⅣVirtex-ⅠVirtex-EVirtex-ⅡVirtex-ⅡProVirtex-ⅡProX

VirtexⅣ-LXVirtexⅣ-SXVirtexⅣ-FX34EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

VirtexⅡ系列采用先進(jìn)的8層金屬0.15/0.12m的半導(dǎo)體制造工藝，具有邏輯容量大、片內(nèi)RAM多、時(shí)鐘頻率高、含有硬件乘法運(yùn)算單元、支持多種I/O接口標(biāo)準(zhǔn)等特點(diǎn)，已廣泛應(yīng)用于復(fù)雜網(wǎng)絡(luò)設(shè)備、無(wú)線基站、高端視頻處理器等產(chǎn)品中。

Virtex-ⅡPro和Virtex-ⅡProX系列產(chǎn)品是該公司推出的高端FPGA產(chǎn)品。采用成熟的Virtex-Ⅱ框架,無(wú)縫嵌入PowerPC405處理器和RockrtIOTM

MGT收發(fā)器,內(nèi)嵌32位RISC硬核和3.125Gb/s高速串行接口。35EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

VirtexⅣ系列器件采用ASMEL框架，90nm制造工藝，最高容量可達(dá)到20萬(wàn)個(gè)邏輯單元。

該系列器件包括LX、SX和FX3個(gè)子系列產(chǎn)品，分別面向普通邏輯設(shè)計(jì)、信號(hào)處理、嵌入式處理器和高速串行接口等應(yīng)用。

VirtexⅣ-LX器件主要用于通用邏輯設(shè)計(jì)。該器件提供了豐富的邏輯單元、嵌入式RAM塊、數(shù)字時(shí)鐘管理器（DCM）和XtremeDSP算術(shù)功能，適合于處理高密度、密集型I/O和高性能的邏輯應(yīng)用。36EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

VirtexⅣ-SX器件主要用于高性能信號(hào)處理，如無(wú)線通信、視頻、音頻和多媒體等應(yīng)用。

該系列器件涵蓋了LX器件所有的功能，并為極高性能的實(shí)時(shí)信號(hào)處理提供了更多的XtremeDSP邏輯片和嵌入式RAM塊資源，其中500MHzXtremeDSP邏輯片可以級(jí)聯(lián)使用，并且可全速工作。

37EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

VirtexⅣ-FX器件針對(duì)網(wǎng)絡(luò)、存儲(chǔ)、電信和嵌入式應(yīng)用中的高速串行連接和嵌入式處理，集成了嵌入式PowerPC處理器和高速接口收發(fā)模塊，是業(yè)內(nèi)第一個(gè)提供支持600Mb/s

～

11.1Gb/s之間任何速度的千兆位級(jí)串行收發(fā)器，以及帶有硬件加速輔助處理單元的增強(qiáng)型嵌入式PowerPC處理器。

該器件還提供豐富的邏輯單元、RAM塊、DCM時(shí)鐘管理模塊和XtremeDSP算術(shù)功能等。38EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列3.3

Altera公司的FPGA

Altera公司也是世界上著名的PLD器件生產(chǎn)廠商,自20世紀(jì)90年代以后，其高密度的PLD產(chǎn)品發(fā)展很快,多年來(lái)一直占據(jù)著同行業(yè)領(lǐng)先的地位，是目前全球PLD器件的最大供應(yīng)商之一。

該公司的產(chǎn)品具有高性能、高集成度和高性價(jià)比等優(yōu)點(diǎn),并且器件內(nèi)部連線采用連續(xù)式互連結(jié)構(gòu)，實(shí)現(xiàn)了器件延時(shí)的預(yù)測(cè)，加上提供了功能全面的開(kāi)發(fā)工具和豐富的IP核、宏功能庫(kù)等，使得該公司的PLD產(chǎn)品深受眾多用戶的青睞，并在各個(gè)領(lǐng)域中得到了廣泛的應(yīng)用。

39EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列3.3

Altera公司的FPGA

Altera公司的主要產(chǎn)品有：

CPLDMAX系列Classic系列

FPGAFLEX系列ACEX系列APEX系列Mercury系列Excalibur系列Stratix系列Cyclone系列

40EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

Altira公司生產(chǎn)的FLEX10K系列的FPGA是工業(yè)界第一款嵌入式PLD器件，采用了可重復(fù)配置的CMOSSRAM編程工藝和靈活邏輯單元矩陣FLEX框架，具有高密度、低成本、低功耗等特點(diǎn)。

該系列包括FLEX10K、FLEX10KA、FLEX10KE和FLEX10KV等多個(gè)產(chǎn)品，具有類似的結(jié)構(gòu)

。

3.3.1

FLEX

10K系列的FPGA

41EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

FLEX10K的內(nèi)部結(jié)構(gòu)由四個(gè)部分組成：

●

嵌入式陣列塊EAB

●

邏輯陣列塊LAB

●

快速通道FT

●

輸入輸出單元IOE

1.器件結(jié)構(gòu)42EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

1.器件結(jié)構(gòu)嵌入式陣列塊嵌入陣列邏輯陣列塊局部互連通道邏輯單元←邏輯陣列

I/O單元邏輯陣列→43EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

①FLEX

10K器件內(nèi)部含有一個(gè)嵌入陣列和一個(gè)邏輯陣列。

②FLEX

10K器件含有一個(gè)能高速且連續(xù)的快速互連通道。

③FLEX

10K器件配有多功能的I/O單元。④FLEX

10K器件提供了6個(gè)專用輸入引腳和驅(qū)動(dòng)寄存器的控制輸入。

⑤FLEX

10K器件具有高密度和高性能特性。

⑥FLEX

10K器件設(shè)有一個(gè)優(yōu)化接口，允許微處理器對(duì)器件進(jìn)行串行或并行、同步或異步配置。

⑦FLEX

10K器件能實(shí)現(xiàn)在線重新配置的實(shí)時(shí)操作。

⑧

FLEX

10K器件支持多電壓接口，可在2.5V、3.3V和5V電壓下工作，并遵守PCI總線規(guī)定。結(jié)構(gòu)特點(diǎn)：

44EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列嵌入陣列由一系列嵌入式陣列塊EAB構(gòu)成。

EAB是一種在輸入/輸出端口帶有觸發(fā)器的RAM電路，可用來(lái)實(shí)現(xiàn)各種不同的存儲(chǔ)功能或復(fù)雜的邏輯功能。

當(dāng)實(shí)現(xiàn)存儲(chǔ)功能時(shí)，每個(gè)EAB提供2048個(gè)字節(jié)，可用來(lái)完成RAM、ROM和FIFO功能。

當(dāng)實(shí)現(xiàn)邏輯功能時(shí)，每個(gè)EAB可提供100～600個(gè)邏輯門，用以實(shí)現(xiàn)復(fù)雜的邏輯運(yùn)算。

對(duì)于一些通用的邏輯功能，可通過(guò)對(duì)EAB的編程，產(chǎn)生一個(gè)查找表LUT，根據(jù)查表的結(jié)果來(lái)實(shí)現(xiàn)其邏輯功能。

2.嵌入式陣列塊

45EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列組成：可編程RAM輸入寄存器輸出寄存器局部互連通道控制電路輸出電路可編程RAM：用來(lái)存儲(chǔ)數(shù)據(jù)，實(shí)現(xiàn)邏輯功能。共有2048字節(jié)的容量?？膳渲贸?56×8、512×4、1024×2和2048×1等多種規(guī)格的RAM。

輸入寄存器：用來(lái)完成暫存RAM的輸入數(shù)據(jù)、地址信息和寫(xiě)使能信號(hào)，由D觸發(fā)器和多路選擇器組成，可實(shí)現(xiàn)RAM的直接輸入和寄存器輸入。

輸出寄存器：用來(lái)暫存RAM的輸出數(shù)據(jù)，由D觸發(fā)器和多路選擇器組成，可實(shí)現(xiàn)RAM的直接輸出和寄存器輸出。

局部互連通道：是一個(gè)可編程布線區(qū),為EAB提供數(shù)據(jù)輸入、地址輸入、寫(xiě)使能控制及寄存器的時(shí)鐘。其輸入來(lái)自行互連通路,輸出驅(qū)動(dòng)輸入寄存器和控制電路?？刂齐娐罚河扇齻€(gè)多路選擇器組成，為RAM和輸入、輸出寄存器提供寫(xiě)使能信號(hào)和時(shí)鐘信號(hào)。其輸入來(lái)自行互連通路、專用輸入及全局信號(hào)

。輸出電路：由多路選擇器組成，用來(lái)完成EAB的數(shù)據(jù)輸出和列互連通道向行互連通道的信息傳遞。可編程RAM專用輸入與全局信號(hào)RESET46EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

邏輯陣列塊LAB是由8個(gè)邏輯單元LE、兩條專用高速通路（進(jìn)位鏈和級(jí)聯(lián)鏈）、局部互連通道、控制電路和輸出驅(qū)動(dòng)電路等構(gòu)成。

3.邏輯陣列塊LAB邏輯單元：

LE1~LE8進(jìn)位鏈：級(jí)聯(lián)鏈：

進(jìn)位輸入和進(jìn)位輸出

級(jí)聯(lián)輸入和級(jí)聯(lián)輸出

控制電路：

F1輸出電路：

F2和F3LE1LE2LE3LE4LE5LE6LE7LE8進(jìn)位輸入進(jìn)位輸出級(jí)聯(lián)輸入級(jí)聯(lián)輸出LAB控制信號(hào)專用輸入與全局信號(hào)列到行互連通道47EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列（1）邏輯單元LE

LE的組成：四輸入的查找表LUT進(jìn)位鏈級(jí)聯(lián)鏈可編程觸發(fā)器復(fù)位/置位邏輯電路時(shí)鐘選擇電路輸出驅(qū)動(dòng)電路48EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列（1）邏輯單元LE

①查找表LUT

是一個(gè)函數(shù)發(fā)生器，它能快速計(jì)算四變量的任何邏輯函數(shù)。數(shù)據(jù)輸入來(lái)自LAB的局部互連通道。

②可編程觸發(fā)器

可以設(shè)置成D、T、JK或RS觸發(fā)器的功能，其輸入信號(hào)由接在輸入端的多路選擇器控制，既可以選擇級(jí)聯(lián)鏈的輸出信號(hào)，也可以選擇來(lái)自LAB互連通道的DATA4的信號(hào)。

③復(fù)位/置位邏輯電路

為觸發(fā)器提供復(fù)位和置位信號(hào)。復(fù)位/置位信號(hào)：LAB_CTRL1LAB_CTRL2RESET（總復(fù)位）DATA3④

時(shí)鐘選通電路

為觸發(fā)器提供時(shí)鐘信號(hào)，使觸發(fā)器完成同步操作。時(shí)鐘信號(hào)由專用時(shí)鐘輸入、全局信號(hào)、I/O引腳和局部互連通道的內(nèi)部邏輯提供，分別為：LAB_CLK1LAB_CLK2

⑤

輸出驅(qū)動(dòng)電路

由兩個(gè)多路選擇器組成，產(chǎn)生兩個(gè)輸出端，分別驅(qū)動(dòng)局部互連通道和快速互連通道。每個(gè)輸出都可以形成兩種輸出方式：直接輸出（組合輸出）寄存器輸出(時(shí)序輸出)49EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列（1）邏輯單元LE

⑥

進(jìn)位鏈

實(shí)現(xiàn)n位全加器的進(jìn)位鏈操作

C0A1B1A2B2AnBnS1S2SnCn

50EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列（1）邏輯單元LE

⑦

級(jí)聯(lián)鏈

實(shí)現(xiàn)4n變量邏輯函數(shù)的級(jí)聯(lián)鏈

邏輯“與”級(jí)聯(lián)鏈邏輯“或”級(jí)聯(lián)鏈D[4～1]D[8～5]D[4n～(4n-3)]D[4～1]D[8～5]D[4n～(4n-3)]51EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列（2）LE的工作模式

LE的四種工作模式：

●

正常模式

●

運(yùn)算模式

●

加/減計(jì)數(shù)模式

●

復(fù)位的計(jì)數(shù)模式

LE結(jié)構(gòu)為每一種模式提供了七個(gè)可用的輸入信號(hào)，分別為：

●

來(lái)自局部互連通道的四個(gè)數(shù)據(jù)DATA1~DATA4

●

來(lái)自可編程觸發(fā)器的反饋信號(hào)

●

來(lái)自前級(jí)LE的進(jìn)位輸入和級(jí)聯(lián)輸入

52EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列①正常模式

該模式適合于一般的邏輯設(shè)計(jì)和各種譯碼功能。

在這種模式下，LUT的輸出與級(jí)聯(lián)輸入通過(guò)邏輯“與”（或邏輯“或”）形成級(jí)聯(lián)鏈，以寄存器輸出或組合輸出的方式，驅(qū)動(dòng)局部互連通道和輸出電路。

LUT的輸入取自：數(shù)據(jù)輸入DATA1、DATA2、DATA3或進(jìn)位輸入。

DATA4可直接驅(qū)動(dòng)觸發(fā)器，實(shí)現(xiàn)觸發(fā)器寄存。

DATA1可兼作觸發(fā)器的選通信號(hào)。

LAB_CLK1和LAB_CLK2為觸發(fā)器的時(shí)鐘。

53EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列②運(yùn)算模式

該模式適合于實(shí)現(xiàn)加法器、累加器和數(shù)據(jù)比較器。

這種模式為L(zhǎng)E提供了兩個(gè)三輸入LUT。

該模式也可以形成級(jí)聯(lián)鏈。

一個(gè)LUT利用進(jìn)位輸入和數(shù)據(jù)輸入（DATA1、DATA2）實(shí)現(xiàn)三輸入變量的計(jì)算，計(jì)算結(jié)果以組合或寄存器的方式輸出。

另一個(gè)LUT產(chǎn)生進(jìn)位輸出，形成進(jìn)位鏈。54EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列③加/減計(jì)數(shù)模式

該模式提供了兩個(gè)三輸入LUT和計(jì)數(shù)選通、同步加/減、同步數(shù)據(jù)加載選擇等控制。

一個(gè)LUT實(shí)現(xiàn)加/減計(jì)數(shù)，而另一個(gè)產(chǎn)生快速進(jìn)位。

計(jì)數(shù)選通信號(hào)通過(guò)或門取自DATA1，實(shí)現(xiàn)計(jì)數(shù)選通。

同步加/減控制由DATA2提供。

DATA4為同步數(shù)據(jù)加載選擇信號(hào)，通過(guò)二選一多路選擇器實(shí)現(xiàn)同步數(shù)據(jù)加載。

55EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列④可復(fù)位的計(jì)數(shù)模式

該模式類似于加/減計(jì)數(shù)模式，具有計(jì)數(shù)選擇、同步數(shù)據(jù)加載和同步復(fù)位控制，但無(wú)同步加/減控制。

同步復(fù)位信號(hào)DATA2取代了加/減計(jì)數(shù)模式中的級(jí)聯(lián)輸入。

兩個(gè)三輸入LUT，用于實(shí)現(xiàn)計(jì)數(shù)和快速進(jìn)位。

二選一多路選擇器實(shí)現(xiàn)同步數(shù)據(jù)加載，其輸出與同步復(fù)位信號(hào)邏輯“與”，以實(shí)現(xiàn)同步復(fù)位控制。

56EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列（3）LE的復(fù)位/置位邏輯控制

可編程觸發(fā)器的復(fù)位和置位邏輯取自LE的輸入信號(hào)DATA3、LAB_CTRL1、LAB_CTRL2和RESET，并由復(fù)位/置位邏輯電路控制。57EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列①異步復(fù)位

在這種模式下，觸發(fā)器的置位端PRN接高電平，無(wú)置位功能。（3）LE的復(fù)位/置位邏輯控制

VCC觸發(fā)器的復(fù)位端CLRN取自LAB_CTRL1或LAB_CTRL2與總復(fù)位信號(hào)RESET的邏輯“與”。LAB_CTRL1或LAB_CTRL2

RESET異步復(fù)位模式

58EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

②異步置位

觸發(fā)器的復(fù)位端CLRN接高電平，無(wú)復(fù)位功能。（3）LE的復(fù)位/置位邏輯控制

觸發(fā)器的置位端PRN由LAB_CTRL1或LAB_CTRL2與RESET的邏輯“與”來(lái)控制。LAB_CTRL1或LAB_CTRL2

RESET異步置位模式

VCC59EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

③異步復(fù)位和置位

觸發(fā)器的置位信號(hào)PRN由LAB_CTRL1控制。

（3）LE的復(fù)位/置位邏輯控制

復(fù)位信號(hào)CLRN由總復(fù)位RESET與LAB_CTRL2的邏輯“與”來(lái)控制。

LAB_CTRL2

RESET異步復(fù)位和置位模式

LAB_CTRL160EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列④具有復(fù)位的異步加載

觸發(fā)器的置位信號(hào)PRN由LAB_CTRL1和DATA3控制。

復(fù)位信號(hào)CLRN由RESET、LAB_CTRL1、LAB_CTRL2和DATA3來(lái)控制。

LAB_CTRL2具有復(fù)位的異步加載模式

LAB_CTRL1

在實(shí)現(xiàn)該模式操作時(shí)，LAB_CTRL1為加載控制信號(hào)，用來(lái)控制DATA3的異步加載。

LAB_CTRL2直接接到觸發(fā)器的復(fù)位端，通過(guò)對(duì)復(fù)位端的控制，實(shí)現(xiàn)觸發(fā)器的異步復(fù)位。

DATA3RESET61EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

⑤具有置位的異步加載

觸發(fā)器的置位信號(hào)PRN由LAB_CTRL1、LAB_CTRL2和DATA3控制。

復(fù)位信號(hào)CLRN由RESET、LAB_CTRL1和DATA3來(lái)控制。

LAB_CTRL2具有置位的異步加載模式

LAB_CTRL1

LAB_CTRL2用于實(shí)現(xiàn)觸發(fā)器置位，LAB_CTRL1實(shí)現(xiàn)觸發(fā)器的加載控制，DATA3為加載數(shù)據(jù)。

DATA3RESET62EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

⑥無(wú)復(fù)位/置位的異步加載

由LAB_CTRL1控制觸發(fā)器的異步加載，由DATA3實(shí)現(xiàn)數(shù)據(jù)加載。

觸發(fā)器的置位信號(hào)PRN由LAB_CTRL1和DATA3控制。

復(fù)位信號(hào)CLRN由RESET、LAB_CTRL1和DATA3來(lái)控制。

無(wú)復(fù)位/置位的異步加載模式

LAB_CTRL1DATA3RESET63EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列（4）LAB的局部互連通道

LAB的局部互連通道也是一個(gè)可編程布線區(qū)，其輸入信號(hào)來(lái)自行互連通路和LE的輸出反饋信號(hào)，輸出為每個(gè)LE提供4個(gè)數(shù)據(jù)輸入信號(hào)，同時(shí)也為控制電路提供4條輸入，作為L(zhǎng)E時(shí)鐘、復(fù)位/置位邏輯的選通輸入。64EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列（5）LAB的控制電路和輸出驅(qū)動(dòng)電路

LAB的控制電路由四選一多路選擇器F1組成。輸入信號(hào)取自LAB的局部互連通道和專用輸入與全局信號(hào)，并采用互補(bǔ)輸入方式。輸出作為各LE的時(shí)鐘和復(fù)位置位信號(hào)。

LAB的輸出驅(qū)動(dòng)電路由兩個(gè)二選一多路選擇器F2和F3組成。

任務(wù)：①將LE的輸出送入行和列互連通道；②實(shí)現(xiàn)行和列互連通道的選通。

65EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

I/O單元（IOE，I/OElement）是器件外部引腳與內(nèi)部邏輯之間的接口電路，用來(lái)完成器件外部引腳與內(nèi)部互連通道的連接，可實(shí)現(xiàn)信號(hào)的輸入、輸出或雙向I/O操作。

4.I/O單元66EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

由一個(gè)三態(tài)緩沖器、一個(gè)觸發(fā)器和實(shí)現(xiàn)多功能控制的多路選擇器，以及外圍控制總線組成。

（1）IOE的結(jié)構(gòu)

觸發(fā)器F1：既可作為輸入寄存器，也可作為輸出寄存器。

緩沖器G2：具有三態(tài)輸出、集電極開(kāi)路輸出和電壓擺率控制等功能。三態(tài)使能控制：由M1和G1組成

輸入通道：由M2、M4和F1組成可完成直接輸入或寄存輸入。

輸出通道：由M3~M5、G2和F1組成，完成直接或寄存輸出。

時(shí)鐘選擇：由M6完成。

使能選擇：由M7完成。

復(fù)位控制：由M8和G3完成。

67EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

IOE的控制主要為I/O單元提供時(shí)鐘、復(fù)位、輸出使能控制和觸發(fā)器使能控制等信號(hào)，包括：

外圍控制總線專用時(shí)鐘輸入總復(fù)位芯片輸出使能集電極開(kāi)路控制電壓擺率控制（2）IOE的控制68EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列外圍控制總線提供的控制信號(hào)有：

●

8個(gè)輸出使能信號(hào)OE[7~0]

●

6個(gè)寄存器使能信號(hào)ENA[5~0]

●

2個(gè)時(shí)鐘信號(hào)CLK[1~0]

●

2個(gè)復(fù)位信號(hào)CLR[1~0]

（2）IOE的控制實(shí)現(xiàn)I/O端口的輸出選通控制

完成對(duì)觸發(fā)器的選通控制

作為觸發(fā)器的時(shí)鐘信號(hào)

用來(lái)對(duì)觸發(fā)器直接復(fù)位

69EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列①

I/O端口的輸出選通控制

I/O引腳具有雙向功能，既可作為輸入端也可作為輸出端，可通過(guò)輸出選通信號(hào)對(duì)I/O緩沖器的控制來(lái)實(shí)現(xiàn)。

I/O輸出使能控制：

由M1、G1和G2構(gòu)成。

三態(tài)緩沖器的使能控制信號(hào)取自芯片輸出使能OE、外圍控制總線的OE[7~0]、器件的內(nèi)部邏輯和高低電平等。

當(dāng)I/O緩沖器為高阻時(shí)，I/O為輸入端，輸入數(shù)據(jù)通過(guò)輸入線送至輸入寄存器或直接送入互連通道；

當(dāng)I/O緩沖器使能時(shí)，I/O為輸出端，輸出數(shù)據(jù)經(jīng)緩沖器輸出。此時(shí)，輸入線為內(nèi)部反饋，將輸出信號(hào)反饋給器件。70EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

②寄存器的選通控制

寄存器的選通控制可以完成觸發(fā)器的時(shí)鐘信號(hào)、使能使能和復(fù)位信號(hào)的選擇。

寄存器的選通控制：

由M6~M8和G3構(gòu)成。

RESET外圍控制總線的CLK[1~0]和專用時(shí)鐘輸入CLK[3~2]通過(guò)M6的選擇,作為F1的時(shí)鐘信號(hào)。

CLK[1~0]

CLK[3~2]M6

VCC

CLR[1~0]M8G3DQENACLRNF1觸發(fā)器的使能端ENA由M7驅(qū)動(dòng)，可選擇外圍控制總線的ENA[5~0]、器件的內(nèi)部邏輯和Vcc控制。為I/O單元提供寄存器輸出/輸入方式。

觸發(fā)器的復(fù)位信號(hào)由M8選擇外圍控制總線CLR[1~0]和Vcc，并與總復(fù)位RESET邏輯與提供。

VCC

ENA[5~0]M7

內(nèi)部邏輯71EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

IOE的輸入/輸出方式：

直接輸入寄存器輸入直接輸出寄存器輸出（3）IOE的輸入/輸出方式

72EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列①直接輸入

三態(tài)使能控制使G2高阻。

M2不選擇觸發(fā)器F1，形成直接輸入。

直接輸入方式

73EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

②寄存器輸入

三態(tài)使能控制使G2高阻。

M2和M4選擇觸發(fā)器F1，形成寄存器輸入。

寄存器輸入方式

74EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

③直接輸出

三態(tài)使能控制使G2選通。

M5未選擇觸發(fā)器F1，形成直接輸出。

直接輸出方式VCCM2未選擇觸發(fā)器F1，形成反饋通道。

75EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

④寄存器輸出

三態(tài)使能控制使G2選通。

M4和M5選擇觸發(fā)器F1，形成寄存器輸出。

寄存器輸出方式VCCM2未選擇觸發(fā)器F1，形成反饋通道。

76EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

IOE位于快速通道的兩端，通過(guò)快速通道來(lái)完成I/O端口與器件內(nèi)部EAB、LAB的信息傳遞。

（4）IOE與互連通道的連接

①IOE與行互連通道的連接

行互連通道的每一端可接8個(gè)IOE。

當(dāng)IOE作為輸入時(shí)，可驅(qū)動(dòng)該行互連通道的兩條行互連線。與這兩條行互連線連接的所有LE均可訪問(wèn)該I/O端口。

當(dāng)IOE作為輸出時(shí)，行互連通道通過(guò)多路選擇器與IOE連接，由多路選擇器（m選一）選擇其中的一路信號(hào)輸出。77EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列①IOE與行互連通道的連接

78EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列②IOE與列互連通道的連接

列互連通道的每一端只接有兩個(gè)IOE。

作為輸入時(shí)，IOE可驅(qū)動(dòng)兩個(gè)獨(dú)立的列互連線。作為輸出時(shí)，輸出信號(hào)可通過(guò)16選一多路選擇器驅(qū)動(dòng)。79EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

除了FLEX系列外，Altera公司生產(chǎn)的FPGA產(chǎn)品還有ACEX、APEX、Mercury、Excalibur、Stratix和Cyclone等系列。

在這些產(chǎn)品中，不同系列的FPGA器件具有不同的內(nèi)部結(jié)構(gòu)。每種系列都有各自的特點(diǎn)，用戶可以針對(duì)不同的應(yīng)用來(lái)選擇器件。

3.3.2Altera其他系列FPGA

80EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列部分FPGA系列器件的性能對(duì)照表

81EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)第3章現(xiàn)場(chǎng)可編程門陣列

該系列是Altera公司2000年推出的低價(jià)位、2.5V的FPGA,采用0.18m、6層金屬連線的SRAM工藝制作，其結(jié)構(gòu)與FLEX10K十分類似，帶有嵌入式存儲(chǔ)器塊EAB，每個(gè)EAB的容量為4KB。

ACEX1K器件的特點(diǎn)是，將LUT與EAB相結(jié)合，提供效率最高而又廉價(jià)的結(jié)構(gòu)。

先進(jìn)的復(fù)雜邏輯和存儲(chǔ)器處理功能、具有一般門陣列宏功能需要的所有特征、提供相應(yīng)多的引腳數(shù)與系統(tǒng)元件的有效接口、2.5V的電源電壓，使得ACEX1K既適合于實(shí)現(xiàn)復(fù)雜邏輯和存儲(chǔ)器等功能，又能滿足廉價(jià)、高容量的應(yīng)用需求，適應(yīng)于通信、音頻處理及其他應(yīng)用場(chǎng)合。

1.

ACEX1K系列

82EDA