第7章組合邏輯電路

第7章組合邏輯電路7.1組合邏輯電路概述7.2SSI構(gòu)成的組合邏輯電路的分析和設(shè)計(jì)7.3常用的中規(guī)模組合邏輯電路的分析7.4用MSI設(shè)計(jì)組合邏輯電路*7.5組合邏輯電路中的競爭—冒險(xiǎn)本章將介紹組合邏輯電路的基本概念，重點(diǎn)講述組合邏輯電路的分析和設(shè)計(jì)方法。首先介紹小規(guī)模集成電路（SSI）的分析和設(shè)計(jì)方法，然后講述常用中規(guī)模集成組件（MSI）的分析和設(shè)計(jì)方法，最后從物理概念上討論了組合邏輯電路中產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象的原因和常用的消除方法。學(xué)習(xí)要點(diǎn)1.掌握組合邏輯電路的特點(diǎn)。2.掌握小規(guī)模集成電路（SSI）的分析和設(shè)計(jì)方法，并能熟練應(yīng)用。3.掌握常用中規(guī)模集成組件（MSI）——編碼器和譯碼器、數(shù)據(jù)分配器和數(shù)據(jù)選擇器、數(shù)值比較器、加法器和奇偶校驗(yàn)電路的工作原理，熟練掌握它們的邏輯功能及應(yīng)用。4.掌握用常用中規(guī)模集成組件實(shí)現(xiàn)組合邏輯電路的方法。5.了解組合邏輯電路產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象的原因，了解判斷競爭—冒險(xiǎn)現(xiàn)象和消除競爭—冒險(xiǎn)現(xiàn)象的方法。7.1組合邏輯電路概述在數(shù)字系統(tǒng)中，按照結(jié)構(gòu)和邏輯功能的不同將數(shù)字邏輯電路分為兩大類，一類稱作組合邏輯電路，另一類稱作時(shí)序邏輯電路。組合邏輯電路在電路結(jié)構(gòu)上的特點(diǎn)是：①單純由各類邏輯門組成，邏輯電路中不含存儲(chǔ)元件；②邏輯電路的輸入和輸出之間沒有反饋通路。多端輸入、多端輸出組合邏輯電路的原理框圖如圖7-1-1所示。圖7-1-1組合邏輯電路原理框圖圖7-1-1中X1，X2，…，Xn為輸入邏輯變量；Z1，Z2，…，Zm為輸出邏輯函數(shù)。輸出邏輯函數(shù)與輸入邏輯變量之間的邏輯關(guān)系可表示為7.2SSI構(gòu)成的組合邏輯電路的分析和設(shè)計(jì)1.2.1PN結(jié)的形成1.2.2PN結(jié)的單向?qū)щ娦?.2.3溫度對伏安特性的影響1.2.4PN結(jié)的反向擊穿1.2.5PN結(jié)的電容效應(yīng)7.2.1組合邏輯電路的分析1.組合邏輯電路的分析步驟對于任何一個(gè)組合邏輯電路，分析的基本步驟如下：（1）由給定的邏輯電路逐級(jí)寫出各個(gè)輸出端的邏輯表達(dá)式，最后得到表示輸出與輸入關(guān)系的邏輯表達(dá)式；（2）化簡和變換邏輯表達(dá)式為最小項(xiàng)表達(dá)式；（3）根據(jù)最小項(xiàng)表達(dá)式，列出真值表；（4）由真值表分析其執(zhí)行的邏輯功能；（5）評(píng)價(jià)原設(shè)計(jì)電路，改進(jìn)設(shè)計(jì)，尋找最佳設(shè)計(jì)方案。在實(shí)際進(jìn)行電路分析時(shí)，由于電路的形式各種各樣，所以不必拘泥上述步驟，可以略去或顛倒其中的某些步驟。例7-2-1組合邏輯電路如圖7-2-1所示，試分析該電路的邏輯功能，并指出電路設(shè)計(jì)是否合理。解按照組合邏輯電路的分析步驟進(jìn)行分析。①由給定的邏輯電路逐級(jí)寫出各個(gè)輸出端的邏輯表達(dá)式，最后得到表示輸出與輸入關(guān)系的邏輯表達(dá)式。2.組合邏輯電路的分析舉例圖7-2-1例7-2-1邏輯電路圖首先在各級(jí)門的輸入端和輸出端設(shè)置變量名稱，然后從前級(jí)到后級(jí)逐級(jí)寫出各級(jí)門的輸出函數(shù)表達(dá)式如下：③列真值表。真值表如表7-2-1所示。

表7-2-1例7-2-1真值表分析該表可知電路實(shí)現(xiàn)的邏輯功能是：A、B、C3個(gè)輸入變量組合中出現(xiàn)偶數(shù)個(gè)“1”時(shí)，輸出函數(shù)Y為“1”，否則為“0”，因此該組合電路是三輸入偶校驗(yàn)電路。④對電路的評(píng)價(jià)。上述電路可用異或門或異或非門來實(shí)現(xiàn)，電路比較簡單。因?yàn)椋簣D7-2-2例7-2-1改進(jìn)電路圖其電路如圖7-2-2所示。例7-2-2試分析圖7-2-3所示組合邏輯電路，說明電路的邏輯功能。圖7-2-3例7-2-2邏輯電路圖解該電路與例7-2-1不同，是多輸出函數(shù)。①由組合邏輯電路寫出各輸出函數(shù)表達(dá)式：②列真值表。真值表如表7-2-2所示。表7-2-2例7-2-2真值表由表中可以看出，輸入變量的一組取值，只能使一個(gè)輸出端為“0”，其余輸出端均為“1”。設(shè)低電平為輸出的有效電平，每輸入一組不同的代碼，只有一個(gè)輸出呈現(xiàn)有效狀態(tài)，這種功能也稱為譯碼功能。圖7-2-3所示組合邏輯電路可實(shí)現(xiàn)譯碼功能。例7-2-3試分析圖7-2-4所示組合邏輯電路，其中I0～I(xiàn)3是二進(jìn)制數(shù)字信號(hào)，A1、A0是控制信號(hào)，Y是輸出信號(hào)。說明電路的邏輯功能。解①由組合邏輯電路寫出輸出函數(shù)表達(dá)式②由圖7-2-4可知，輸入變量A1、A0是控制信號(hào)，故可根據(jù)上述表達(dá)式列出在A1、A0信號(hào)控制之下電路的真值表，如表7-2-3所示。圖7-2-4例7-2-3邏輯電路圖7.2.2組合邏輯電路的設(shè)計(jì)本小節(jié)將首先討論組合邏輯電路的基本設(shè)計(jì)方法，然后通過實(shí)例說明用小規(guī)模集成門電路（SSI）設(shè)計(jì)組合邏輯電路的具體步驟。使用中規(guī)模集成組件（MSI）設(shè)計(jì)組合邏輯電路的具體實(shí)例將在3.4節(jié)介紹。組合邏輯電路的設(shè)計(jì)方法，一般可按如下步驟進(jìn)行。①對給出的邏輯設(shè)計(jì)問題，進(jìn)行邏輯抽象。即從邏輯的角度來描述設(shè)計(jì)問題的因果關(guān)系，再根據(jù)因果關(guān)系確定輸入變量和輸出變量，依據(jù)變量的狀態(tài)進(jìn)行邏輯賦值，確定哪種狀態(tài)用邏輯“0”表示，哪種狀態(tài)用邏輯“1”表示。1.組合邏輯電路的基本設(shè)計(jì)方法②根據(jù)設(shè)計(jì)問題的邏輯抽象，列出邏輯真值表。③根據(jù)真值表，寫出設(shè)計(jì)問題的邏輯函數(shù)表達(dá)式。④用SSI邏輯門實(shí)現(xiàn)組合邏輯設(shè)計(jì)時(shí)，化簡邏輯函數(shù)表達(dá)式，得到最簡的邏輯函數(shù)表達(dá)式；用MSI集成組件實(shí)現(xiàn)組合邏輯設(shè)計(jì)時(shí)，應(yīng)該把邏輯函數(shù)表達(dá)式變換成與所用器件的邏輯函數(shù)式相同或類似的適當(dāng)形式。⑤按最簡或適當(dāng)形式的邏輯函數(shù)表達(dá)式畫出邏輯電路圖。上述組合邏輯電路的設(shè)計(jì)步驟，也可用圖7-2-5所示的流程圖來表示。圖7-2-5組合邏輯電路設(shè)計(jì)流程圖例7-2-4試用與非門設(shè)計(jì)一個(gè)組合邏輯電路，實(shí)現(xiàn)如下邏輯功能：只有當(dāng)3個(gè)裁判（包括裁判長），或一個(gè)裁判長和另一個(gè)裁判認(rèn)為杠鈴已舉起并符合標(biāo)準(zhǔn)時(shí)，按下按鍵，使燈亮（或鈴響），表示此次舉重成功，否則，就表示舉重失敗。

2.用SSI設(shè)計(jì)組合邏輯電路解①對給出的邏輯設(shè)計(jì)問題進(jìn)行邏輯抽象。設(shè)A、B、C3個(gè)邏輯變量代表三位裁判，A為裁判長，邏輯“1”表示按下按鍵，邏輯“0”表示未按按鍵；Y=1表示舉重成功（燈亮、或鈴響），Y=0表示舉重失?。舨涣粱蜮彶豁懀?。②列出邏輯真值表。邏輯真值表如表7-2-4所示。表7-2-4例7-2-4真值表⑤按上式畫出所設(shè)計(jì)的邏輯電路圖，如圖7-2-6所示。圖7-2-6例7-2-4邏輯電路圖例7-2-5設(shè)A=A1A0

，B=B1B0均是兩位二進(jìn)制數(shù)，設(shè)計(jì)一個(gè)判別A>B的比較器，要求用邏輯門實(shí)現(xiàn)該電路。解若A＞B，有下列兩種情況：①只要A1＞B1，則A＞B；②如果A1=B1，只要A0＞B0，則A＞B。據(jù)此可得A＞B比較器的功能如表7-2-5所示。也可列出A1

、A0

、B1

、B0為輸入，Y(A＞B)為輸出的真值表，簡化真值表后，也可得表7-2-5，請讀者自行完成。表7-2-5例7-2-5功能表圖7-2-7例7-2-5卡諾圖圖7-2-8例7-2-5邏輯電路圖7.3常用的中規(guī)模組合邏輯電路的分析7.3.1編碼器7.3.2譯碼器7.3.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器7.3.4數(shù)值比較器7.3.5算術(shù)運(yùn)算電路7.3.6奇偶校驗(yàn)器/發(fā)生器數(shù)字系統(tǒng)中的邏輯問題是層出不窮的，為解決這些邏輯問題而設(shè)計(jì)的邏輯電路也是無窮盡的。然而其中有些邏輯電路會(huì)經(jīng)常、大量地出現(xiàn)在各種數(shù)字系統(tǒng)中，為了使用方便，這些邏輯電路被制成了中規(guī)模集成的標(biāo)準(zhǔn)化產(chǎn)品。本節(jié)將討論數(shù)字系統(tǒng)中經(jīng)常使用到的幾種組合部件，即：編碼器、譯碼器、數(shù)值分配器、數(shù)據(jù)選擇器、數(shù)據(jù)比較器、算術(shù)運(yùn)算電路和奇偶校驗(yàn)器，分析它們的邏輯功能和使用方法。7.3.1編碼器1.二—十進(jìn)制編碼器二—十進(jìn)制編碼器的邏輯功能是將十進(jìn)制的十個(gè)數(shù)字（0～9）分別編成四位BCD。原理框圖如圖7-3-1所示。由于編碼的唯一性，即某一時(shí)刻只能對一個(gè)輸入信號(hào)編碼，所以十個(gè)輸入信號(hào)（I0～I(xiàn)9）中，某一時(shí)刻只能有一個(gè)輸入信號(hào)為低電平（設(shè)低電平為有效狀態(tài)），其余均為高電平。圖7-3-1二—十進(jìn)制編碼器原理框圖表7-3-18421BCD碼編碼器的邏輯功能由表7-3-1寫出該編碼器輸出函數(shù)的邏輯表達(dá)式：根據(jù)上述編碼器輸出函數(shù)的邏輯表達(dá)式，得到如圖7-3-2所示8421BCD編碼器的邏輯電路。圖中，I0輸入端沒有經(jīng)過門電路，因?yàn)楫?dāng)I0有效時(shí)，其他輸入端均為高電平，編碼器輸出ABCD=0000，即為I0的編碼。圖7-3-2二—十進(jìn)制編碼器電路圖二進(jìn)制編碼器的邏輯功能是將2n個(gè)輸入信號(hào)，編成n位二進(jìn)制代碼輸出?，F(xiàn)以3位二進(jìn)制編碼器為例，分析二進(jìn)制編碼器的工作原理。用與非門組成的3位二進(jìn)制編碼器邏輯電路如圖7-3-3所示。2.二進(jìn)制編碼器圖7-3-3二進(jìn)制編碼器電路圖表7-3-23位二進(jìn)制編碼器的邏輯功能表由功能表中可以看出，每一組輸出的二進(jìn)制代碼，唯一地對應(yīng)一輸入端的有效狀態(tài)。這種當(dāng)某一時(shí)刻有多個(gè)請求服務(wù)信號(hào)時(shí)，能識(shí)別請求信號(hào)優(yōu)先級(jí)別，并只對其中優(yōu)先級(jí)別最高者進(jìn)行編碼的邏輯部件稱為優(yōu)先編碼器。圖7-3-4所示是3位二進(jìn)制優(yōu)先編碼器74LS148的邏輯電路圖及邏輯符號(hào)圖。3.優(yōu)先編碼器圖7-3-474LS148的邏輯電路圖及邏輯符號(hào)圖由上式列出3位二進(jìn)制優(yōu)先編碼器74LS148的邏輯功能，如表7-3-3所示。表7-3-33位二進(jìn)制優(yōu)先編碼器74LS148邏輯功能表例7-3-1試用兩片74LS148接成16線—4線優(yōu)先編碼器，輸出編碼為原碼形式。畫出用兩片74LS148接成16線—4線優(yōu)先編碼器如圖7-3-5所示。圖7-3-5用兩片74LS148接成16線—4線優(yōu)先編碼器7.3.2譯碼器譯碼是編碼的逆過程，它的邏輯功能是將每一組代碼的含義“翻譯”出來，即將每一組代碼譯為一個(gè)特定的輸出信號(hào)表示它原來所代表的信息。能完成譯碼功能的邏輯電路稱為譯碼器。二進(jìn)制譯碼器的原理圖如圖7-3-6所示。1.二進(jìn)制譯碼器圖7-3-6二進(jìn)制譯碼器原理框圖圖7-3-774LS138的邏輯電路圖和邏輯符號(hào)圖圖7-3-7所示為由與非門組成的3線—8線譯碼器74LS138的邏輯電路圖和邏輯符號(hào)圖。由上式列出74LS138譯碼器的邏輯功能如表7-3-4所示。表7-3-474LS138譯碼器的邏輯功能表例7-3-2試用兩片74LS138接成4線—16線譯碼器。解由于74LS138只有3個(gè)代碼輸入端A2，A1，A0。而4線—16線譯碼器應(yīng)有4個(gè)代碼輸入端，所以可以選用控制端作為第四個(gè)代碼輸入端A3。取片（1）和片（2）的S1作為第四個(gè)代碼輸入端A3，片（1）和片（2）的3個(gè)代碼輸入端A2，A1，A0接在一起作為4線—16線譯碼器的3個(gè)代碼輸入端A2，A1，A0。同時(shí)使兩片的=0，如圖7-3-8所示。圖7-3-83線—8線譯碼器擴(kuò)展的邏輯電路圖二—十進(jìn)制譯碼器的邏輯功能是將四位BCD的十組代碼翻譯成十組高、低電平輸出信號(hào)，代表十進(jìn)制數(shù)碼。圖7-3-9所示是二—十進(jìn)制譯碼器74LS42的邏輯電路圖。該譯碼器又稱為4線—10線譯碼器。2.二—十進(jìn)制譯碼器圖7-3-974LS42的邏輯電路圖根據(jù)圖7-3-9寫出譯碼器輸出邏輯函數(shù)的邏輯表達(dá)式：由上式列出74LS42譯碼器的邏輯功能如表7-3-5所示。表7-3-574LS42譯碼器的邏輯功能表在數(shù)字系統(tǒng)中，常常需要將某些數(shù)字或運(yùn)算的結(jié)果顯示出來。數(shù)字顯示電路通常由譯碼器、驅(qū)動(dòng)器和顯示器三部分組成。目前常用的顯示器有半導(dǎo)體數(shù)碼管和液晶顯示器兩種。我們以半導(dǎo)體數(shù)碼管為例，介紹顯示器的基本工作原理。圖7-3-10所示為半導(dǎo)體數(shù)碼管的等效電路圖和邏輯符號(hào)圖。3.顯示譯碼驅(qū)動(dòng)器圖7-3-10半導(dǎo)體數(shù)碼管的等效電路圖及邏輯符號(hào)圖這種數(shù)碼管的每個(gè)線段都是一個(gè)發(fā)光二極管（簡稱LED管），7個(gè)發(fā)光二極管排列為七段（a～g）組合字形，邏輯符號(hào)如圖7-3-10（b）所示，因此也稱為LED數(shù)碼管或LED七段顯示器。常用的組合字形如圖7-3-10（c）所示。圖7-3-10（a）所示的七段發(fā)光二極管的陰極是連在一起的，而七段發(fā)光二極管的陽極是獨(dú)立的，屬于共陰極類型。為了使用方便，也可將七段發(fā)光二極管的陽極連在一起，構(gòu)成共陽極類型。圖7-3-11所示為BCD～七段數(shù)字顯示譯碼器74LS48的邏輯電路圖及邏輯符號(hào)圖。圖7-3-1174LS48的邏輯電路圖及邏輯符號(hào)圖表7-3-6為七段數(shù)字顯示譯碼器74LS48的邏輯功能表。表7-3-6七段數(shù)字顯示譯碼器74LS48的邏輯功能表74LS48具有集電極開路輸出結(jié)構(gòu)，并接有2kΩ的上拉電阻，可以直接驅(qū)動(dòng)共陰極數(shù)碼管，但要求數(shù)碼管需要的電流小于2mA，為了保證數(shù)碼管需要的電流大于2mA時(shí)能正常工作，應(yīng)在2kΩ的上拉電阻上再并聯(lián)適當(dāng)?shù)碾娮?。圖7-3-12給出了用74LS48驅(qū)動(dòng)共陰極數(shù)碼管的原理電路圖。圖7-3-12用74LS48驅(qū)動(dòng)共陰極數(shù)碼管的邏輯電路圖7.3.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器1.數(shù)據(jù)分配器在數(shù)據(jù)傳輸過程中，完成將一路輸入數(shù)據(jù)分配到多路輸出端的電路稱為數(shù)據(jù)分配器。它是一種單路輸入，多路輸出的邏輯器件，從哪一路輸出由當(dāng)時(shí)的地址控制端決定。圖7-3-13所示為四路數(shù)據(jù)分配器的邏輯電路圖。圖7-3-13四路數(shù)據(jù)分配器的邏輯電路圖表7-3-7四路數(shù)據(jù)分配器邏輯功能在數(shù)據(jù)傳輸過程中，經(jīng)常遇到需要把其中的某一路信號(hào)挑選出來。能完成這一功能的邏輯部件，稱為數(shù)據(jù)選擇器（或多路開關(guān)）。它是一種多路輸入，單路輸出的邏輯器件，從哪一路輸入由當(dāng)時(shí)的地址控制端決定。常用的中規(guī)模集成多路數(shù)據(jù)選擇器有：四選一數(shù)據(jù)選擇器、雙四選一數(shù)據(jù)選擇器、八選一數(shù)據(jù)選擇器和十六選一數(shù)據(jù)選擇器等。2.數(shù)據(jù)選擇器圖7-3-14示出了雙四選一數(shù)據(jù)選擇器74LS153的邏輯電路圖和邏輯符號(hào)圖，其中包含兩個(gè)完全相同的四選一數(shù)據(jù)選擇器。兩個(gè)數(shù)據(jù)選擇器有公共的地址輸入端（也稱控制信號(hào)端——實(shí)現(xiàn)對信號(hào)的選擇），數(shù)據(jù)輸入端、輸出端和選通信號(hào)端是各自獨(dú)立的。（1）雙四選一數(shù)據(jù)選擇器圖7-3-1474LS153的邏輯電路圖及邏輯符號(hào)圖由此可得到雙四選一數(shù)據(jù)選擇器74LS153的邏輯功能表如表7-3-8所示。表7-3-874LS153的邏輯功能表數(shù)據(jù)選擇器的電路結(jié)構(gòu)，在CMOS集成電路中還可以用反相器和傳輸門來構(gòu)成。圖7-3-15所示是CMOS雙四選一數(shù)據(jù)選擇器CC14539的邏輯電路圖。圖7-3-15CC14539的邏輯電路圖八選一數(shù)據(jù)選擇器74LS151的邏輯電路圖和邏輯符號(hào)圖如圖7-3-16所示。（2）八選一數(shù)據(jù)選擇器圖7-3-1674LS151的邏輯電路圖及邏輯符號(hào)圖表7-3-974LS151的邏輯功能表當(dāng)=0時(shí)，電路處于工作狀態(tài)，選擇器工作，輸出有效數(shù)據(jù)。此時(shí)可列出八選一數(shù)據(jù)選擇器的輸出邏輯表達(dá)式為例7-3-3試用兩片八選一數(shù)據(jù)選擇器74LS151擴(kuò)展為十六選一數(shù)據(jù)選擇器。解連接方法如圖7-3-17所示。圖7-3-17例7-3-3的電路圖7.3.4數(shù)值比較器在數(shù)字和計(jì)算機(jī)系統(tǒng)中，經(jīng)常需要比較兩個(gè)數(shù)的大小。能執(zhí)行兩數(shù)比較功能的數(shù)字邏輯電路，稱為數(shù)值比較器。A和B均為1位二進(jìn)制數(shù)，進(jìn)行數(shù)值比較，比較結(jié)果只能有3種情況：①A>B，應(yīng)使比較器的輸出Y(A>B)=1;

②A=B，應(yīng)使比較器的輸出Y(A=B)=1;

③A<B，應(yīng)使比較器的輸出Y(A<B)=1。1.一位數(shù)值比較器根據(jù)上述3種情況，可以列出一位數(shù)值比較器的真值表，如表7-3-10所示。由表7-3-10，可得到它們的輸出邏輯函數(shù)表達(dá)式：根據(jù)輸出邏輯函數(shù)表達(dá)式，就可得到一位數(shù)值比較器的邏輯電路圖。如圖7-3-18所示。表7-3-10一位數(shù)值比較器的真值表圖7-3-18一位數(shù)值比較器的邏輯電路圖可得到兩個(gè)4位二進(jìn)制數(shù)數(shù)值比較器的真值表，如表7-3-11所示。2.多位數(shù)值比較器表7-3-114位數(shù)值比較器的真值表由輸出函數(shù)邏輯表達(dá)式可以畫出該4位二進(jìn)制數(shù)數(shù)值比較器的輸出邏輯電路圖，如圖7-3-19（a）所示。該電路就是74LS854位二進(jìn)制數(shù)數(shù)值比較器的邏輯電路圖，圖7-3-19（b）為74LS85的邏輯符號(hào)圖。圖7-3-1974LS85的邏輯電路圖及邏輯符號(hào)圖7.3.5算術(shù)運(yùn)算電路1.一位加法器（1）半加器半加，是指只考慮本位兩個(gè)一位二進(jìn)制數(shù)相加，而不考慮來自低位的進(jìn)位的運(yùn)算。實(shí)現(xiàn)半加運(yùn)算的邏輯電路稱為半加器。假定兩個(gè)一位二進(jìn)制數(shù)Ai和Bi為加數(shù)，Ai和Bi進(jìn)行半加運(yùn)算，半加和為Si，向高位的進(jìn)位用Ci表示。按照二進(jìn)制數(shù)的加法運(yùn)算規(guī)則可得到半加器的真值表如表7-3-12所示。表7-3-12半加器真值表圖7-3-20半加器邏輯電路及邏輯符號(hào)全加，是指本位兩個(gè)一位二進(jìn)制數(shù)相加時(shí)，還要考慮來自低位的進(jìn)位的運(yùn)算。實(shí)現(xiàn)全加運(yùn)算的邏輯電路稱為全加器。假定來自低位的進(jìn)位用Ci-1表示，兩個(gè)一位二進(jìn)制數(shù)Ai和Bi進(jìn)行全加運(yùn)算，按照二進(jìn)制數(shù)的加法運(yùn)算規(guī)則可得到全加器的真值表如表7-3-13所示。（2）全加器表7-3-13全加器真值表由輸出邏輯表達(dá)式可以畫出全加器的邏輯電路圖，如圖7-3-21所示。圖7-3-22（a）是全加器中規(guī)摸集成組件74LS183的邏輯電路。圖7-3-22（b）是全加器的邏輯符號(hào)，其中CO代表進(jìn)位輸出Ci

，CI代表來自低位的進(jìn)位Ci

-1。圖7-3-21全加器邏輯電路圖7-3-2274LS183的邏輯電路及邏輯符號(hào)要實(shí)現(xiàn)兩個(gè)多位二進(jìn)制數(shù)相加，根據(jù)進(jìn)位信號(hào)連接方式的不同，多位加法器可分為串行進(jìn)位加法器和超前進(jìn)位加法器。（1）串行進(jìn)位加法器由于兩個(gè)多位二進(jìn)制數(shù)相加時(shí)每一位都是帶進(jìn)位相加的，所以可使用全加器。4個(gè)全加器按串行進(jìn)位組成的4位串行進(jìn)位加法器邏輯電路，如圖7-3-23所示。2.多位加法器圖7-3-23四位串行進(jìn)位加法器（2）超前進(jìn)位加法器按照上述原理構(gòu)成的4位超前進(jìn)位加法器74LS283的邏輯電路圖及邏輯符號(hào)圖示于圖7-3-24。7-3-244位超前進(jìn)位加法器74LS283的邏輯電路及符號(hào)圖7.3.6奇偶校驗(yàn)器/發(fā)生器數(shù)字信息有奇偶校驗(yàn)?zāi)芰?，又能產(chǎn)生奇偶校驗(yàn)的電路稱為奇偶校驗(yàn)器/發(fā)生器。假定輸入變量A、B、C是3位有效信息碼，PO為奇校驗(yàn)輸出函數(shù)，PE為偶校驗(yàn)輸出函數(shù)。其真值表如表7-3-14所示。1.奇偶校驗(yàn)原理電路按照上述原理構(gòu)成的4位超前進(jìn)位加法器74LS283的邏輯電路圖及邏輯符號(hào)圖示于圖7-3-24。表7-3-14三變量奇偶校驗(yàn)真值表圖7-3-25三變量奇偶校驗(yàn)電路圖7-3-26所示為中規(guī)模9位奇偶校驗(yàn)器/發(fā)生器74LS280的邏輯電路和邏輯符號(hào)圖。2.中規(guī)模奇偶校驗(yàn)電路74LS280圖7-3-2674LS280的等效邏輯電路及邏輯符號(hào)由邏輯圖可直接寫出奇偶校驗(yàn)輸出函數(shù)（PO和PE）的邏輯表達(dá)式：由此可得9位奇偶校驗(yàn)器/發(fā)生器74LS280的功能表如表7-3-15所示。表7-3-1574LS280的功能圖7-3-27所示為使用兩片9位奇偶校驗(yàn)器/發(fā)生器74LS280實(shí)現(xiàn)8位數(shù)據(jù)傳輸?shù)南到y(tǒng)。3.奇偶校驗(yàn)應(yīng)用簡介圖7-3-27奇偶校驗(yàn)系統(tǒng)7.4用MSI設(shè)計(jì)組合邏輯電路1.用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)圖7-4-1例7-4-1邏輯電路圖2.用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)圖7-4-2例7-4-2邏輯電路圖圖7-4-3例7-4-3邏輯電路圖圖7-4-3所示為用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)該函數(shù)的邏輯圖。上面的設(shè)計(jì)采用的是對照法，即把欲實(shí)現(xiàn)的組合邏輯函數(shù)變換成與數(shù)據(jù)選擇器的輸出函數(shù)表達(dá)式相對應(yīng)的形式，然后通過兩式的對照，以確定數(shù)據(jù)選擇器的數(shù)據(jù)輸入端應(yīng)接入的變量。但是，當(dāng)函數(shù)的變量數(shù)較多時(shí)，對照法就顯得十分不方便。下面將通過實(shí)例介紹一種比較方便、直觀的設(shè)計(jì)方法——卡諾圖法。圖7-4-4例7-4-4的卡諾圖解當(dāng)八選一數(shù)據(jù)選擇器的使能端有效時(shí)，由表7-3-9八選一數(shù)據(jù)選擇器的邏輯功能表可直接得到八選一數(shù)據(jù)選擇器的卡諾圖，如圖7-4-4所示。欲實(shí)現(xiàn)的組合邏輯函數(shù)為四變量的邏輯函數(shù)，選定輸入變量A、B、C，作出含有變量D的Y函數(shù)卡諾圖。首先列出三變量A、B、C為輸入變量，輸出Y中含有變量D的真值表，如表7-4-1所示。表7-4-1輸入輸出據(jù)表7-4-1得到Y(jié)函數(shù)卡諾圖，如圖7-4-5所示。圖7-4-5例7-4-4的卡諾圖則數(shù)據(jù)選擇器的輸出函數(shù)表達(dá)式為所需要的邏輯函數(shù)Y。圖7-4-6為用八選一數(shù)據(jù)選擇器實(shí)現(xiàn)該函數(shù)的邏輯圖。圖7-4-6例7-4-4邏輯電路圖例7-4-5試用中規(guī)模組件譯碼器和數(shù)據(jù)選擇器實(shí)現(xiàn)兩個(gè)4位二進(jìn)制碼的數(shù)碼比較器，判別兩個(gè)4位二進(jìn)制碼是否相等。解因?yàn)橐獙?shí)現(xiàn)4位二進(jìn)制數(shù)碼的比較，所以可以使用一片4線—16線譯碼器和一片十六選一數(shù)據(jù)選擇器，其邏輯電路如圖7-4-7所示。圖7-4-7例7-4-5邏輯電路圖加法器的基本功能是實(shí)現(xiàn)二進(jìn)制數(shù)的加法，如果要實(shí)現(xiàn)的組合邏輯函數(shù)能變換成輸入變量與輸入變量相加的形式，或輸入變量與常量相加的形式，這時(shí)用加法器實(shí)現(xiàn)非常方便。3.用加法器實(shí)現(xiàn)組合邏輯函數(shù)例7-4-6設(shè)計(jì)將8421BCD碼轉(zhuǎn)換成余3BCD碼的代碼轉(zhuǎn)換電路。解由題義知，8421BCD碼為輸入代碼，假定為ABCD(從高位到低位)，余3BCD碼為輸出代碼，假定為Y3Y2Y1Y0(從高位到低位)。根據(jù)余3BCD碼的特點(diǎn)，Y3Y2Y1Y0和ABCD所代表的二進(jìn)制數(shù)始終相差0011，即十進(jìn)制數(shù)的3，因此也可表示為Y3Y2Y1Y0=ABCD+0011故可以選用一片4位加法器74LS283，ABCD作為一組數(shù)據(jù)輸入端，0011作為另一組數(shù)據(jù)輸入端，輸出Y3Y2Y1Y0即為余3BCD碼，代碼轉(zhuǎn)換電路如圖7-4-8所示。圖7-4-8例7-4-6邏輯電路圖*7.5組合邏輯電路中的競爭—冒險(xiǎn)7.5.1產(chǎn)生競爭—冒險(xiǎn)的原因7.5.2檢查競爭—冒險(xiǎn)的方法7.5.3消除競爭—冒險(xiǎn)的方法這種在電路的狀態(tài)變化過程中，由于傳輸延遲時(shí)間而使組合電路輸出波形出現(xiàn)尖脈沖信號(hào)（也稱電壓毛刺）的現(xiàn)象稱為組合邏輯電路中的競爭—冒險(xiǎn)現(xiàn)象。7.5.1產(chǎn)生競爭—冒險(xiǎn)的原因我們以圖7-5-1（a）為例進(jìn)行分析。圖7-5-1生產(chǎn)競爭—冒險(xiǎn)現(xiàn)象的示意圖由于電路中各個(gè)門的傳輸延遲時(shí)間不同，也有可能引起競爭—冒險(xiǎn)現(xiàn)象。我們以圖7-5-2（a）為例進(jìn)行分析。圖7-5-2生產(chǎn)競爭—冒險(xiǎn)現(xiàn)象的示意圖7.5.2檢查競爭—冒險(xiǎn)的方法當(dāng)組合電路的輸入變量每次只有一個(gè)改變狀態(tài)，或雖有p（＞1）個(gè)變量同時(shí)變化，但對應(yīng)的2n種輸入狀態(tài)下，電路的輸出為全“0”或全“1”時(shí)，可用邏輯表達(dá)式判斷法和卡諾圖法來判別。1.邏輯表達(dá)式判斷法例7-5-1試判斷圖7-5-3所示組合邏輯電路是否存在競爭—冒險(xiǎn)現(xiàn)象。圖7-5-3例7-5-1邏輯電路圖例7-5-2某組合電路的卡諾圖圈選方案如圖7-5-4所示，試判斷是否存在競爭—冒險(xiǎn)現(xiàn)象。2.卡諾圖圖7-5-4例7-5-2的卡諾圖解①設(shè)電路原處在ABCD=0110狀態(tài)，現(xiàn)在要電路由ABCD=0110(mi=m6)狀態(tài)變化到ABCD=1110(mj=m14)狀態(tài)，從卡諾圖中可看出，最小項(xiàng)m6和m14分屬于相鄰，但又不相交的兩個(gè)卡諾圈中，故當(dāng)輸入變量A由0→1時(shí)，該組合電路有可能存在競爭—冒險(xiǎn)現(xiàn)象。②又設(shè)電路原處在ABCD=0001狀態(tài)，現(xiàn)在要電路由ABCD=0001(mi=m1)狀態(tài)變化到ABCD=0100(mj=m4)狀態(tài)，其中有兩個(gè)輸入變量B和D同時(shí)發(fā)生變化，從卡諾圖中可看出，最小項(xiàng)m1和m4分屬于兩個(gè)彼此相交的卡諾圈中，但不處在相交的區(qū)域內(nèi)，則該組合電路有可能存在競爭—冒險(xiǎn)現(xiàn)象。當(dāng)組合電路的輸入變量每次有兩個(gè)以上同時(shí)發(fā)生變化時(shí)，通?？刹捎迷谟?jì)算機(jī)上運(yùn)行數(shù)字電路的模擬程序，它能迅速查出電路是否會(huì)由于競爭—冒險(xiǎn)而輸出尖峰脈沖。另一種方法是在組合電路的輸入端，加所有可能發(fā)生的輸入狀態(tài)的變化，通過實(shí)驗(yàn)來檢查該組合電路的輸出端是否有因競爭—冒險(xiǎn)而產(chǎn)生的尖峰脈沖。7.5.3消除競爭—冒險(xiǎn)的方法組合電路中的競爭