單元 時(shí)序邏輯電路

單元時(shí)序邏輯電路第一頁，共八十頁，2022年，8月28日時(shí)序邏輯電路的結(jié)構(gòu)示意圖如圖所示，其中一定包含有作為存儲單元的觸發(fā)器。實(shí)際上，時(shí)序邏輯電路的狀態(tài)就是依靠觸發(fā)器來記憶和表示的。時(shí)序邏輯電路框圖5.1

時(shí)序邏輯電路的分析方法第二頁，共八十頁，2022年，8月28日

時(shí)序邏輯電路中的一個(gè)重要概念就是狀態(tài)，它用來描述時(shí)序邏輯電路的工作情況，通常用存儲器件的輸出Q(狀態(tài)變量)來描述電路的工作狀態(tài)：電路現(xiàn)在所處的狀態(tài)稱為現(xiàn)態(tài)，用符號Qn表示；電路將要到達(dá)的下一個(gè)狀態(tài)稱為次態(tài)，用符號Qn+1表示。時(shí)序邏輯電路的分析過程如圖所示。第三頁，共八十頁，2022年，8月28日

時(shí)序邏輯電路的分析過程，是根據(jù)給定的電路，寫出它的方程、列出狀態(tài)轉(zhuǎn)換真值表、畫出狀態(tài)轉(zhuǎn)換圖和時(shí)序圖，判斷它的功能。組成時(shí)序電路的每個(gè)觸發(fā)器，若具有統(tǒng)一的時(shí)鐘脈沖CP，則稱為同步時(shí)序邏輯電路；若沒有統(tǒng)一的時(shí)鐘脈沖CP，則稱為異步時(shí)序邏輯電路。無論是同步或異步時(shí)序電路，其分析方法都是一樣的，通常按以下步驟進(jìn)行。

(一)寫方程式。從已知時(shí)序電路中，寫出輸出方程、驅(qū)動(dòng)方程及狀態(tài)方程。

(二)列狀態(tài)轉(zhuǎn)換真值表。

(三)畫狀態(tài)轉(zhuǎn)換圖和時(shí)序圖。

(四)用文字綜合說明邏輯功能。

第四頁，共八十頁，2022年，8月28日驅(qū)動(dòng)方程：輸出方程：解：

①寫方程式狀態(tài)方程：例5.1試分析如圖所示的時(shí)序電路的邏輯功能第五頁，共八十頁，2022年，8月28日②列狀態(tài)轉(zhuǎn)換真值表。③畫狀態(tài)轉(zhuǎn)換圖和時(shí)序圖該電路是一個(gè)2位二進(jìn)制可逆計(jì)數(shù)器第六頁，共八十頁，2022年，8月28日時(shí)序邏輯電路的設(shè)計(jì)是時(shí)序邏輯電路分析的逆過程，是根據(jù)給定的邏輯功能要求，選擇適當(dāng)?shù)倪壿嫴考?，設(shè)計(jì)出合理的符號要求的時(shí)序邏輯電路。時(shí)序邏輯電路設(shè)計(jì)過程的框圖如圖所示。5.2

同步時(shí)序邏輯電路的設(shè)計(jì)方法第七頁，共八十頁，2022年，8月28日由于異步時(shí)序邏輯電路的設(shè)計(jì)比較復(fù)雜，所以，我們只介紹同步時(shí)序邏輯電路的設(shè)計(jì)。

同步時(shí)序邏輯電路設(shè)計(jì)的步驟如下：

1.根據(jù)設(shè)計(jì)的要求，進(jìn)行邏輯抽象，畫出原始狀態(tài)圖和狀態(tài)表；

2.狀態(tài)化簡；

3.狀態(tài)分配；

4.確定激勵(lì)方程、狀態(tài)方程和輸出方程；

5.檢查能否自啟動(dòng)；

6.畫出邏輯電路圖。第八頁，共八十頁，2022年，8月28日數(shù)字電路中，能夠接收、暫時(shí)存放數(shù)據(jù)和指令的邏輯部件，稱為寄存器。一個(gè)觸發(fā)器就是最簡單的寄存器，它能存放1位二進(jìn)制代碼。n位觸發(fā)器能夠存放n位二進(jìn)制代碼。寄存器是由具有存儲功能的觸發(fā)器組合起來構(gòu)成的。存放n位二進(jìn)制代碼的寄存器，需用n個(gè)觸發(fā)器來構(gòu)成。

寄存器由觸發(fā)器和門電路組成。按功能不同，可分為數(shù)碼寄存器和移位寄存器兩類。5.3

寄存器第九頁，共八十頁，2022年，8月28日具有接收、儲存和清除數(shù)碼功能的寄存器稱為數(shù)碼寄存器。

如下圖所示，為由4個(gè)維持阻塞D觸發(fā)器組成的4位數(shù)碼寄存器。圖中D3~D0是數(shù)碼輸入端，Q3~Q0為數(shù)碼輸出端，CP為時(shí)鐘信號，為清零信號。

5.3.1

數(shù)碼寄存器D觸發(fā)器組成的4位數(shù)碼寄存器第十頁，共八十頁，2022年，8月28日時(shí)，4個(gè)觸發(fā)器同時(shí)被置0，稱寄存器清零。

、CP上升沿時(shí)，輸入字存入寄存器中，并形成Q3~Q0的數(shù)碼輸出，即Q3Q2Q1Q0=D3D2D1D0。、CP為下降沿，或CP=0、CP=1時(shí)，由D觸發(fā)器特性可知，各觸發(fā)器維持原態(tài)，所以寄存器狀態(tài)不變。即寄存器具有“取數(shù)不變，存數(shù)更新”的特點(diǎn)。數(shù)碼存入寄存器又叫“寫入”，數(shù)碼從寄存器中取出又稱“讀出”。工作過程：(1)清零。（2)送數(shù)。(3)保持。第十一頁，共八十頁，2022年，8月28日在數(shù)字系統(tǒng)中，有時(shí)不僅要求寄存器有寄存數(shù)碼的功能，而且要求具有移位的功能；把存放的數(shù)碼在移位脈沖的作用下逐位向左移動(dòng)或向右移動(dòng)。具有移位功能的寄存器稱為移位寄存器。移位也是一種二進(jìn)制數(shù)字運(yùn)算，因此，移位寄存器在計(jì)算機(jī)中應(yīng)用十分廣泛。

根據(jù)移位的方向，移位寄存器分為左移位寄存器、右移位寄存器和雙向移位寄存器。

圖(a)是左移位寄存器的電路圖，CP為移位沖，X為串行數(shù)據(jù)輸入端。它的時(shí)序圖如圖(b)所示。5.3.2

移位寄存器第十二頁，共八十頁，2022年，8月28日

3位左移位寄存器

圖為74LS194雙向移位寄存器的引腳排列圖。其中，為清零端，D3~D0為并行數(shù)碼輸入端，DSR為右移串行數(shù)碼輸入端，DSL為左移串行數(shù)碼輸入端，M0和M1為工作方式控制端，Q3~Q0為并行數(shù)碼輸出端，CP為移位脈沖輸入端。第十三頁，共八十頁，2022年，8月28日74LS194集成移位寄存器功能表74LS194引腳排列圖第十四頁，共八十頁，2022年，8月28日用來累計(jì)輸入脈沖CP個(gè)數(shù)的電路，稱計(jì)數(shù)器。計(jì)數(shù)器由觸發(fā)器和門電路組成。計(jì)數(shù)器不僅用來計(jì)數(shù)，還可用以定時(shí)、分頻等。

按計(jì)數(shù)進(jìn)制不同，計(jì)數(shù)器可分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù)器。

計(jì)數(shù)器的編碼狀態(tài)隨著計(jì)數(shù)脈沖的輸入而周期性變化，計(jì)數(shù)器狀態(tài)變化周期中的狀態(tài)個(gè)數(shù)稱為計(jì)數(shù)器的“?！?，用M表示。由n個(gè)觸發(fā)器組成，模M=2n的計(jì)數(shù)器，稱為二進(jìn)制計(jì)數(shù)器，也稱為n位二進(jìn)制計(jì)數(shù)器；模M=10的計(jì)數(shù)器，稱為十進(jìn)制計(jì)數(shù)器，是最常用的；模M不等于10或2n時(shí)，稱為任意進(jìn)制計(jì)數(shù)器，

按計(jì)數(shù)的功能，計(jì)數(shù)器還可分為加法計(jì)數(shù)器、減法計(jì)數(shù)器及可逆計(jì)數(shù)器。5.4

計(jì)數(shù)器第十五頁，共八十頁，2022年，8月28日5.4.1

二進(jìn)制計(jì)數(shù)器下降沿觸發(fā)的異步3位二進(jìn)制加法計(jì)數(shù)器第十六頁，共八十頁，2022年，8月28日如圖(a)是3位二進(jìn)制加法(模8)計(jì)數(shù)器，CP是計(jì)數(shù)脈沖輸入端；Q2~Q0是計(jì)數(shù)輸出端；CO是進(jìn)位輸出端；為計(jì)數(shù)器清零信號，低電平有效。

令，計(jì)數(shù)器清零；，J=K=1，各觸發(fā)器處于計(jì)數(shù)狀態(tài)。由此可得，圖(b)是異步3位二進(jìn)制加法計(jì)數(shù)器的時(shí)序圖。

由時(shí)序圖看出：在計(jì)數(shù)過程中有內(nèi)部進(jìn)位發(fā)生時(shí)，低位觸發(fā)器狀態(tài)翻轉(zhuǎn)后相鄰高位觸發(fā)器狀態(tài)才能翻轉(zhuǎn)，所以這種電路屬于異步計(jì)數(shù)器。在時(shí)序圖中，第十七頁，共八十頁，2022年，8月28日

當(dāng)輸入第9個(gè)計(jì)數(shù)脈沖CP時(shí)，3個(gè)觸發(fā)器都返回到初始的Q2Q1Q0=000狀態(tài)，重新開始了新的計(jì)數(shù)循環(huán)。輸入的計(jì)數(shù)脈沖CP每經(jīng)一級觸發(fā)器，其輸出脈沖信號Q就被2分頻一次，即頻率降低一半。所以圖所示計(jì)數(shù)器是一個(gè)8分頻器。其狀態(tài)表如表所示。第十八頁，共八十頁，2022年，8月28日如果需要5分頻(模5)計(jì)數(shù)器應(yīng)該怎么辦呢？可以修改模8計(jì)數(shù)器，以使計(jì)數(shù)到5(101)時(shí)所有觸發(fā)器復(fù)位。新的計(jì)數(shù)序列變?yōu)?－1－2－3－4－0－1－2－3－4－0－，等等。為了在數(shù)5(二進(jìn)制數(shù)101)時(shí)使計(jì)數(shù)器復(fù)位，監(jiān)視20和22線，當(dāng)它們都是高電平時(shí)，發(fā)出低電平復(fù)位脈沖給所有觸發(fā)器。與非門的輸入與20和22線相連，所以當(dāng)數(shù)5(101)出現(xiàn)時(shí)，與非門發(fā)出低電平信號復(fù)位所有觸發(fā)器。第十九頁，共八十頁，2022年，8月28日模5二進(jìn)制計(jì)數(shù)器第二十頁，共八十頁，2022年，8月28日第二十一頁，共八十頁，2022年，8月28日如圖(a)是4位二進(jìn)制減法計(jì)數(shù)器電路。D觸發(fā)器仍接成T′觸發(fā)器。其狀態(tài)表如表5.5所示。時(shí)序圖如圖5.16(b)所示。上升沿觸發(fā)的異步4位二進(jìn)制減法計(jì)數(shù)器4位二進(jìn)制減法計(jì)數(shù)器的狀態(tài)表。狀態(tài)表第二十二頁，共八十頁，2022年，8月28日人們常常習(xí)慣用十進(jìn)制計(jì)數(shù)，1位十進(jìn)制數(shù)有0~9個(gè)數(shù)碼，有十個(gè)不同的狀態(tài)，模M=10，則n=4，即1位十進(jìn)制計(jì)數(shù)器需要由4個(gè)觸發(fā)器組成。而4個(gè)觸發(fā)器可計(jì)24=16種不同狀態(tài)，跳過1010~1111這六個(gè)多余狀態(tài)，保留其余十個(gè)狀態(tài)，分別表示0000~1001，就能實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)。常見的有8421BCD碼十進(jìn)制加法計(jì)數(shù)器。

如圖(a)所示為異步十進(jìn)制加法計(jì)數(shù)器，圖中各觸發(fā)器均為TTL電路，懸空的輸入端相當(dāng)于接高電平1。狀態(tài)轉(zhuǎn)換表如表所示。時(shí)序圖如圖(b)所示。5.4.2

十進(jìn)制計(jì)數(shù)器第二十三頁，共八十頁，2022年，8月28日加法計(jì)數(shù)器狀態(tài)轉(zhuǎn)換表第二十四頁，共八十頁，2022年，8月28日5.4.3

N進(jìn)制計(jì)數(shù)器

N進(jìn)制計(jì)數(shù)器是指除二進(jìn)制計(jì)數(shù)器和十進(jìn)制計(jì)數(shù)器外的其他進(jìn)制計(jì)數(shù)器，即每來N個(gè)計(jì)數(shù)脈沖。計(jì)數(shù)器狀態(tài)重復(fù)一次。

同步計(jì)數(shù)器，是計(jì)數(shù)脈沖同時(shí)接到每個(gè)觸發(fā)器的時(shí)鐘輸入端，因而觸發(fā)器的狀態(tài)是否翻轉(zhuǎn)只需由其驅(qū)動(dòng)方程判斷。如圖(a)所示的同步五進(jìn)制計(jì)數(shù)器，它的時(shí)序圖見圖(b),狀態(tài)表見(c)

。一、由觸發(fā)器構(gòu)成N進(jìn)制計(jì)數(shù)器第二十五頁，共八十頁，2022年，8月28日第二十六頁，共八十頁，2022年，8月28日計(jì)數(shù)脈沖Q2

Q1

Q0J0

K0J1

K1J2

K2000011000110011111012010110001301111111141000100015000110001(c)狀態(tài)表第二十七頁，共八十頁，2022年，8月28日

圖為集成4位計(jì)數(shù)器74LS160/162/

161/163的引腳排列圖和邏輯功能示意圖，其中，74LS160/162是異步十進(jìn)制計(jì)數(shù)器，74LS161/163是同步二進(jìn)制計(jì)數(shù)器，它們的引腳排列圖和邏輯功能示意圖都相同。圖中計(jì)數(shù)脈沖是CP輸入端；

是清零端。

是置數(shù)端；EP和ET是計(jì)數(shù)器工作狀態(tài)控制端；D3~D0是并行輸入數(shù)據(jù)端；CO是進(jìn)位信號輸出端；Q3~Q0是計(jì)數(shù)器狀態(tài)輸出端。二、由集成計(jì)數(shù)器構(gòu)成N進(jìn)制計(jì)數(shù)器集成4位同步二進(jìn)制計(jì)數(shù)器第二十八頁，共八十頁，2022年，8月28日表5.874LS161集成計(jì)數(shù)器功能表功能輸入輸出EPETCPD0D1D2D3Q0Q1Q2Q3清零0××××××××0000保持11×0×××××Q0Q1Q2Q3110×送數(shù)10××↑D0D1D2D3D0D1D2D3計(jì)數(shù)1111↑××××4位二進(jìn)制加法計(jì)數(shù)第二十九頁，共八十頁，2022年，8月28日可見，74LS161具有上升沿觸發(fā)、異步清零，并行送數(shù)、計(jì)數(shù)、保持等功能。利用74LS161的異步清零端和同步置數(shù)端，可以組成小于16的任意進(jìn)制計(jì)數(shù)器。圖(a)是用異步復(fù)位法將Q1和Q2通過與非門反饋到清零端歸零實(shí)現(xiàn)的六進(jìn)制計(jì)數(shù)器。圖(b)是用同步置數(shù)法將Q0和Q2通過與非門反饋到端歸零實(shí)現(xiàn)的六進(jìn)制計(jì)數(shù)器。第三十頁，共八十頁，2022年，8月28日若要用74LS161組成大于16進(jìn)制的計(jì)數(shù)器，需要多片串聯(lián)使用。圖是用兩片74LS161組成的256(24×2)進(jìn)制計(jì)數(shù)器。用74LS161構(gòu)成的256進(jìn)制計(jì)數(shù)器第三十一頁，共八十頁，2022年，8月28日

74LS90是一種典型的集成異步計(jì)數(shù)器，可實(shí)現(xiàn)二－五－十進(jìn)制計(jì)數(shù)。集成異步計(jì)數(shù)器第三十二頁，共八十頁，2022年，8月28日輸入輸出ROAROBS9AS9BCP0CP1Q3

Q2

Q1

Q0110×××000011×0××0000××11××1001×0×0↓0二進(jìn)制計(jì)數(shù)×00×0↓五進(jìn)制計(jì)數(shù)

0××0↓Q0

8421碼十進(jìn)制計(jì)數(shù)

0×0×Q3↓

5421碼十進(jìn)制計(jì)數(shù)

其功能表為：第三十三頁，共八十頁，2022年，8月28日由74LS90構(gòu)成級聯(lián)起來構(gòu)成100進(jìn)制計(jì)數(shù)器第三十四頁，共八十頁，2022年，8月28日

74LS190為集成十進(jìn)制同步加/減計(jì)數(shù)器。

74LS190的引腳排列圖和邏輯功能集成十進(jìn)制同步加/減計(jì)數(shù)器第三十五頁，共八十頁，2022年，8月28日

輸入輸出說明/D

CP

D3

D2D1D0Q3

Q2

Q1

Q00×××d3d2d1d0d3d2d1d0并行異步置數(shù)100↑××××加計(jì)數(shù)CO/BO=Q3Q0101↑××××減計(jì)數(shù)CO/BO=Q3Q2Q1Q011××××××保持74LS190的功能表第三十六頁，共八十頁，2022年，8月28日為異步置數(shù)控制端，為計(jì)數(shù)控制端，D3~D0為并行數(shù)據(jù)輸入端，Q3~Q0為輸出端，

為加/減計(jì)數(shù)方式控制端。CO/BO為進(jìn)位輸出/借位輸出端，為行波時(shí)鐘輸出端。

用74LS190構(gòu)成的六進(jìn)制計(jì)數(shù)器第三十七頁，共八十頁，2022年，8月28日

74LS290是集成異步二－五－十進(jìn)制計(jì)數(shù)器，圖為其引腳排列圖及邏輯功能圖。其中ROA和ROB為置0輸入端，S9A和S9B為置9輸入端。74LS290的引腳排列圖及邏輯功能示意圖集成異步計(jì)數(shù)器74LS290第三十八頁，共八十頁，2022年，8月28日輸入輸出說明ROA·ROB

S9A·S9BCPQ3

Q2

Q1

Q010×0000置001×1001置900↓計(jì)數(shù)74LS290的功能表第三十九頁，共八十頁，2022年，8月28日用兩片74LS290構(gòu)成的68進(jìn)制計(jì)數(shù)器第四十頁，共八十頁，2022年，8月28日

這些實(shí)踐是在綜合實(shí)踐電路板上完成的。

1.將兩片74LS112及一片74LS08插入IC插座，如圖5.30接線，數(shù)據(jù)輸入端接邏輯電平開關(guān)，與門輸出接4個(gè)發(fā)光二極管作為寄存器的輸出；4個(gè)觸發(fā)器的清零端相連后接邏輯開關(guān)，作為清零開關(guān)；4個(gè)接在4個(gè)接在一起作為寫入數(shù)據(jù)脈沖端，接至單脈沖。4個(gè)與門的一個(gè)輸入端并接至單脈沖，作為讀出脈沖。5.5

時(shí)序邏輯電路實(shí)踐5.5.1寄存器和移位寄存器功能測試一、數(shù)據(jù)寄存器第四十一頁，共八十頁，2022年，8月28日圖5.30

數(shù)據(jù)寄存器接線圖第四十二頁，共八十頁，2022年，8月28日

1.用D觸發(fā)器搭接成4位左移寄存器原理圖如圖。先預(yù)置數(shù)0001，然后連續(xù)給單脈沖，觀察Q1的輸出并記錄。二、移位寄存器用D觸發(fā)器搭接成4位左移寄存器第四十三頁，共八十頁，2022年，8月28日用D觸發(fā)器搭接成4位左移寄存器

請自己畫出右移寄存器原理圖，并畫出接線圖，測試其邏輯功能。第四十四頁，共八十頁，2022年，8月28日右圖為其基本功能測試接線圖。M0、M1為使能端，是清零端，CP接單脈沖，D3~D0、M0、M1、CR接邏輯開關(guān)。Q3~Q0接發(fā)光二極管，該芯片能完成數(shù)據(jù)寄存、移位寄存的功能。2.集成移位寄存器功能測試第四十五頁，共八十頁，2022年，8月28日

測試電路如圖所示。改變各輸入量狀態(tài)，將其結(jié)果記錄在表中。功能端輸出端R0AR0BS9AS9BQ3

Q2

Q1

Q0110×11×03.集成計(jì)數(shù)器74LS90功能測試第四十六頁，共八十頁，2022年，8月28日

由D觸發(fā)器構(gòu)成移位寄存器D觸發(fā)器組成的移位寄存器輸入用開關(guān)K控制，可使D觸發(fā)器輸入端分別為0或1，在CP作用下，數(shù)據(jù)0或1依次串行輸入，觀察并行輸出情況，記錄測試結(jié)果。一、使用74LS74芯片組成的移位寄存器第四十七頁，共八十頁，2022年，8月28日所謂序列信號是指在同步脈沖作用下，按一定周期循環(huán)產(chǎn)生的一串二進(jìn)制信號。例如0111…0111，每隔4位重復(fù)一次，稱為4位序列信號。

如圖5.35(a)是用移位寄存器組成的8位序列信號發(fā)生器，從Q3輸出的序列信號數(shù)字為00001111。圖5.35(b)是用計(jì)數(shù)器和數(shù)據(jù)選擇器組成的序列信號發(fā)生器。將圖5.35(b)的結(jié)果填人表5.13中。二、用移位寄存器組成8位序列信號發(fā)生器第四十八頁，共八十頁，2022年，8月28日圖5.358位序列信號發(fā)生器第四十九頁，共八十頁，2022年，8月28日表5.13

狀態(tài)轉(zhuǎn)換表自己畫出實(shí)際接線圖，接好線路。先清零，然后給CP脈沖，用發(fā)光二極管監(jiān)測Q3輸出，輸出循環(huán)為00001111。請分析：為什么會(huì)有這樣的輸出？第五十頁，共八十頁，2022年，8月28日74LS194構(gòu)成序列信號發(fā)生器如圖電路中，74LS194接成右移方式，其右移串行輸入信號取自Q3，在清零脈沖的作用下，寄存器的輸出端全部為0，則DSR為1，在時(shí)鐘信號的作用下，數(shù)據(jù)右移，此時(shí)Q3輸出為0000111100001111。三、利用74LS194構(gòu)成序列信號發(fā)生器第五十一頁，共八十頁，2022年，8月28日接好線路，驗(yàn)證其輸出波形。序列信號發(fā)生器輸出波形圖四、設(shè)計(jì)一個(gè)脈沖序列為10100的序列脈沖發(fā)生器第五十二頁，共八十頁，2022年，8月28日

如圖5.38由兩個(gè)與非門構(gòu)成單脈沖發(fā)生器，計(jì)數(shù)器74LS163對其產(chǎn)生的脈沖進(jìn)行計(jì)數(shù)，計(jì)數(shù)結(jié)果送入顯示譯碼器并驅(qū)動(dòng)共陰極數(shù)碼管，使之顯示單脈沖發(fā)生器產(chǎn)生的脈沖個(gè)數(shù)。

利用開關(guān)分別將74LS00的1、5管腳輪流接地，管腳1每接地一次，用示波器測試74LS163的4個(gè)輸出端Q3~Q0的電平，同時(shí)觀察數(shù)碼管顯示的數(shù)字，并將結(jié)果填入表5.14中。五、由門電路構(gòu)成單脈沖發(fā)生器第五十三頁，共八十頁，2022年，8月28日圖5.38

單脈沖發(fā)生器第五十四頁，共八十頁，2022年，8月28日表5.14第五十五頁，共八十頁，2022年，8月28日圖5.39

用74LS194構(gòu)成的順序脈沖發(fā)生器1.電路如圖5.39(a)、(b)所示。六、由74LS194構(gòu)成順序脈沖發(fā)生器第五十六頁，共八十頁，2022年，8月28日畫出各圖的工作波形第五十七頁，共八十頁，2022年，8月28日

2.由74LS161和74LS138構(gòu)成的順序脈沖發(fā)生器

畫出工作波形第五十八頁，共八十頁，2022年，8月28日電路如圖所示，設(shè)雙向移位寄存器74LS194的初始狀態(tài)為Q3Q2Q1Q0=0001，置0端為高電平1。把狀態(tài)變化寫入表中。表5.155.5.3用移位寄存器構(gòu)成自啟動(dòng)的環(huán)形計(jì)數(shù)器74LS194組成的七進(jìn)制扭環(huán)計(jì)數(shù)器第五十九頁，共八十頁，2022年，8月28日由74LS194構(gòu)成的扭環(huán)計(jì)數(shù)器如圖所示。驗(yàn)證進(jìn)制，填寫狀態(tài)表5.16，并說明它是幾分頻電路。74LS194構(gòu)成的扭環(huán)計(jì)數(shù)器表5.16第六十頁，共八十頁，2022年，8月28日

例5.2設(shè)計(jì)一個(gè)帶手動(dòng)復(fù)位鍵的模6減法計(jì)數(shù)器(計(jì)數(shù)序列為7－6－5－4－3－2－7－6－5……)。5.5.4

集成計(jì)數(shù)器的級聯(lián)N進(jìn)制計(jì)數(shù)器解：第六十一頁，共八十頁，2022年，8月28日

例5.3設(shè)計(jì)一個(gè)3位十進(jìn)制計(jì)數(shù)器，計(jì)數(shù)范圍000~999。

解：多個(gè)74LS90串聯(lián)構(gòu)成000到999的BCD碼計(jì)數(shù)器第六十二頁，共八十頁，2022年，8月28日1.十進(jìn)制計(jì)數(shù)器(8421碼輸出)

圖5.47為接線圖，接入單脈沖CP，將輸出端接到數(shù)碼管的相應(yīng)輸入端，驗(yàn)證其正確性。一、用74LS90連接計(jì)數(shù)器第六十三頁，共八十頁，2022年，8月28日圖5.47

十進(jìn)制計(jì)數(shù)器(8421碼輸出)第六十四頁，共八十頁，2022年，8月28日按圖接線。在單脈沖的作用下，觀察數(shù)碼顯示器的變化，驗(yàn)證其功能并作記錄，寫出電路的功能表。十進(jìn)制計(jì)數(shù)器(5421碼輸出)2.十進(jìn)制計(jì)數(shù)器(5421碼輸出)

第六十五頁，共八十頁，2022年，8月28日

3.任意進(jìn)制計(jì)數(shù)器設(shè)計(jì)圖為六進(jìn)制計(jì)數(shù)器接線圖，采用反饋歸零法(通過ROA、ROB復(fù)位)，即計(jì)數(shù)到6(0110)時(shí)，異步清零。六進(jìn)制計(jì)數(shù)器第六十六頁，共八十頁，2022年，8月28日

4.兩片74LS90級聯(lián)實(shí)現(xiàn)45進(jìn)制計(jì)數(shù)圖為45進(jìn)制接線圖，驗(yàn)證其正確性，觀察各級同步波形。45進(jìn)制計(jì)數(shù)器自行設(shè)計(jì)一個(gè)60進(jìn)制計(jì)數(shù)器，接線并驗(yàn)證。第六十七頁，共八十頁，2022年，8月28日

1.電路如圖5.51為2位數(shù)碼顯示的十進(jìn)制計(jì)數(shù)、譯碼、顯示電路圖，十位和個(gè)位顯示從00至99。電路中增加復(fù)位按鈕。二、用74LS160連接計(jì)數(shù)器2位十進(jìn)制計(jì)數(shù)、譯碼、顯示電路第六十八頁，共八十頁，2022年，8月28日

2.?？勺兗佑?jì)數(shù)器的設(shè)計(jì)

要求用反饋清零法或反饋置數(shù)法來設(shè)計(jì)模在N<M范圍內(nèi)可變的計(jì)數(shù)器，對輸出代碼無要求。

增設(shè)一個(gè)控制信號X，當(dāng)X=1時(shí)，用反饋清零法進(jìn)行七進(jìn)制計(jì)數(shù)；當(dāng)X=0時(shí)，用反饋置數(shù)法實(shí)現(xiàn)十一進(jìn)制計(jì)數(shù)。

選擇74LS161芯片，該芯片具有異步清零和同步置數(shù)功能，這兩個(gè)控制端均為低電平有效。

為實(shí)現(xiàn)七進(jìn)制，可取第七個(gè)時(shí)鐘脈沖對應(yīng)的輸出代碼反饋至清零端，化簡后即將Q2、Q1、Q0經(jīng)與非門出低電平清零，實(shí)現(xiàn)七進(jìn)制計(jì)數(shù)。第六十九頁，共八十頁，2022年，8月28日選擇十六進(jìn)制的后十一個(gè)狀態(tài)實(shí)現(xiàn)十一進(jìn)制計(jì)數(shù)，將74LS161的數(shù)據(jù)輸入端D3、D2、D1、D0設(shè)置為0101，CO輸出經(jīng)非門反饋至置數(shù)端，作為計(jì)數(shù)循環(huán)的起始。

電路如圖5.52所示。模可變計(jì)數(shù)器電路第七十頁，共八十頁，2022年，8月28日

對時(shí)序邏輯或其他復(fù)雜的數(shù)字電路進(jìn)行故障診斷的一種基本方法是，在測試模式下使電路執(zhí)行所有可能的操作。在給定輸入波形(激勵(lì))的條件下，通過觀察輸出信號來檢測故障。

為了對串/并數(shù)據(jù)轉(zhuǎn)換器進(jìn)行測試，采用圖5.53所示的串行數(shù)據(jù)格式作為測試碼。該測試碼含有兩組5.6

故障診斷5.6.1使用測試碼進(jìn)行故障診斷第七十一頁，共八十頁，2022年，8月28日圖5.53

串行數(shù)據(jù)格式圖5.54

采樣測試碼串行數(shù)據(jù)，分別是10101010和01010101，其波形參見圖5.54。這些輸入向量由一個(gè)特殊的測試碼發(fā)生器不斷產(chǎn)生。第七十二頁，共八十頁，2022年，8月28日激勵(lì)向量全部輸入待測電路之后，數(shù)據(jù)輸入寄存器和輸出寄存器中的所有觸發(fā)器都將完成置位和復(fù)位操作，計(jì)數(shù)器將經(jīng)歷所有計(jì)數(shù)狀態(tài)(每位向量對應(yīng)一個(gè)狀態(tài))，而且電路中的其他器件也會(huì)參與操作。

由于不斷改變的1和0代碼將移位進(jìn)入輸入寄存器以及輸出寄存器，所以我們在檢查時(shí)需要觀察每一個(gè)并行輸出的數(shù)據(jù)。圖5.55給出了該電路對應(yīng)的一組時(shí)序圖。輸出信號可