組合邏輯電路課件

第三章組合邏輯電路3.1概述1.組合邏輯電路的特點(diǎn)

數(shù)字邏輯電路分為類：組合邏輯電路和時(shí)序邏輯電路。

組合電路邏輯功能特點(diǎn)：任意時(shí)刻的輸出僅取決于該時(shí)刻的輸入，而與信號(hào)作用前電路原來(lái)的狀態(tài)無(wú)關(guān)；

時(shí)序電路邏輯功能特點(diǎn)：任意時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，而與信號(hào)作用前電路原來(lái)的狀態(tài)有關(guān)。3.1概述3.1.1組合邏輯電路的概述

例：試分析圖示電路的邏輯功能。

解：第一步：由邏輯圖可以寫輸出F的邏輯表達(dá)式為：所謂組合邏輯電路的分析，就是根據(jù)給定的邏輯電路圖，求出電路的邏輯功能。3.1.1組合邏輯電路的概述第二步：變換

F=AB+AC+BC第三步：列出真值表。ＡＢＣF００００００１００１０００１１１１０００１０１１１１０１１１１１真值表第四步：確定電路的邏輯功能。由真值表可知，三個(gè)變量輸入Ａ，Ｂ，Ｃ，只有兩個(gè)及兩個(gè)以上變量取值為1時(shí)，輸出才為1。可見電路可實(shí)現(xiàn)多數(shù)表決邏輯功能。3.1.1組合邏輯電路的概述X00001111y00110011Z01010101F由電路圖直接列出真值表的方法:3.1.2組合邏輯電路的設(shè)計(jì)3.組合邏輯電路的設(shè)計(jì)方法

設(shè)計(jì)步驟：(1)分析設(shè)計(jì)要求，設(shè)置輸入輸出變量并邏輯賦值；(2)列真值表；(3)寫出邏輯表達(dá)式，并化簡(jiǎn)；(4)畫邏輯電路圖。與分析過程相反，組合邏輯電路的設(shè)計(jì)是根據(jù)給定的實(shí)際邏輯問題，求出實(shí)現(xiàn)其邏輯功能的最簡(jiǎn)單的邏輯電路。3.1.2組合邏輯電路的設(shè)計(jì)(2)列真值表ＡＢＣＹ００００００１００１０００１１１１０００１０１１１１０１１１１１(3)由真值表寫邏輯表達(dá)式，并化簡(jiǎn)；化簡(jiǎn)得最簡(jiǎn)式：(4)畫邏輯電路圖：例：p753.1.5p763.1.63.2編碼器和譯碼器inputcodewordoutputcodewordenableinputsmapEncoder目前經(jīng)常使用的編碼器有普通編碼器和優(yōu)先編碼器兩種。若編碼狀態(tài)數(shù)為2n，編碼輸出位數(shù)為n，則稱之為二進(jìn)制編碼器。（1）普通編碼器—8線-3線編碼器

8-3EncoderI0I1Y0I2Y1:Y2:I73.2編碼器和譯碼器

I0

I1I2

I3I4

I5

I6

I7Y2Y1Y0１０００００００００００１００００００００１００１００００００１００００１０００００１１００００１０００１０００００００１００１０１００００００１０１１００００００００１１１１任何時(shí)刻只允許輸入一個(gè)編碼請(qǐng)求其它輸入取值組合不允許出現(xiàn)，為無(wú)關(guān)項(xiàng)。3.2編碼器和譯碼器（2）二進(jìn)制優(yōu)先編碼器（PriorityEncoder）在優(yōu)先編碼器中，允許同時(shí)輸入兩個(gè)以上的有效編碼請(qǐng)求信號(hào)。當(dāng)幾個(gè)輸入信號(hào)同時(shí)出現(xiàn)時(shí)，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。優(yōu)先級(jí)別的高低由設(shè)計(jì)者根據(jù)輸入信號(hào)的輕重緩急情況而定。EII7A2I6A1I5A0I4I3GSI2EOI1I074X14867911415543213121110選通輸出端GS和擴(kuò)展輸出端EO：為擴(kuò)展編碼器功能而設(shè)置。當(dāng)GS=0，且EI=0時(shí)，表示“電路工作，且有編碼輸入”；當(dāng)EO=0，且EI=0時(shí)，表示“電路工作，但無(wú)編碼輸入”。選通輸入端EI：只有在EI=0時(shí)，編碼器才處于工作狀態(tài)；而在EI=1時(shí)，編碼器處于禁止?fàn)顟B(tài)，所有輸出端均被封鎖為高電平。3.2編碼器和譯碼器3.2編碼器和譯碼器3.2編碼器和譯碼器（1）二進(jìn)制譯碼器——3-8譯碼器

11111111111111111111111111111110111111011111101111110111111011111101111110111111011111110XXXXXX1XXXXXX1XXX100000100001100010100011100100100101100110100111Y7Y6Y5Y4Y3Y2Y1Y0

SS1S2A2A1A0OutputsInputs3.2編碼器和譯碼器S為控制端（又稱使能端），S=1譯碼工作；S=0禁止譯碼，輸出全1。3.2編碼器和譯碼器

應(yīng)用舉例（a）功能擴(kuò)展（利用使能端實(shí)現(xiàn)）3.2編碼器和譯碼器（2）二-十進(jìn)制譯碼器二-十進(jìn)制譯碼器的邏輯功能是將輸入的BCD碼譯成十個(gè)輸出信號(hào)。3.2編碼器和譯碼器譯中為0拒絕偽碼3.2編碼器和譯碼器

發(fā)光二極管（LED）的特點(diǎn)及其驅(qū)動(dòng)方式

LED具有許多優(yōu)點(diǎn)，它不僅有工作電壓低(1.5～3V)、體積小、壽命長(zhǎng)、可靠性高等優(yōu)點(diǎn)，而且響應(yīng)速度快(≤100ns)、亮度比較高。一般LED的工作電流選在5~10mA，但不允許超過最大值（通常為50mA）。LED可以直接由門電路驅(qū)動(dòng)。R為限流電阻3.2編碼器和譯碼器1111110011000011011011111001011001110110110011111111000011111111110011000110100110010100011100101000011110000000000000000000001111111abcdefg輸出1111111111111111001BI/RBO輸入/輸出0123456789101112131415滅燈滅零試燈功能（輸入）111×1×1×1×1×1×1×1×1×1×1×1×1×1×1×××100×LTRBI顯示字形輸入0000000100100011010001010110011110001001101010111100110111101111××××0000××××A3A2A1A0七段顯示譯碼器7448的功能表3.2編碼器和譯碼器：稱為消隱輸入/滅零輸出端，均為低電平有效。：稱為滅零輸入端，低電平有效，用于將無(wú)效的零滅掉。：稱為燈測(cè)試輸入端，低電平有效。當(dāng)它為0時(shí)，數(shù)碼管顯示數(shù)字8，表明該數(shù)碼管正常工作；否則，數(shù)碼管不能正常顯示。數(shù)碼管正常顯示時(shí)接高電平。3.2編碼器和譯碼器例：用七段顯示譯碼器74LS48驅(qū)動(dòng)共陰型LED數(shù)碼管。3.2編碼器和譯碼器

例：設(shè)計(jì)一個(gè)有滅零控制的10位數(shù)碼顯示系統(tǒng)，要求保留小數(shù)點(diǎn)后一位有效數(shù)字。3.2編碼器和譯碼器1.加法器（1）1位加法器S=A⊕B=A·B+A·BCO=A·B0010100100011011ABInputsSCOOutputs半加器3.3加法器和數(shù)值比較器全加器——74LS183雙全加器全加器能把本位兩個(gè)加數(shù)An、Bn和來(lái)自低位的進(jìn)位Cn-1三者相加，得到求和結(jié)果Sn和該位的進(jìn)位信號(hào)Cn。Sn

Cn0000000110010100110110010101011100111111An

Bn

Cn-13.3加法器和數(shù)值比較器（2）多位加法器串行進(jìn)位加法器3.3加法器和數(shù)值比較器用加法器設(shè)計(jì)組合邏輯電路8421BCD碼0011余3碼

例：將8421BCD碼轉(zhuǎn)換成余3碼。余3碼＝8421BCD碼＋3(即0011)3.3加法器和數(shù)值比較器2.數(shù)值比較器數(shù)值比較器：能夠比較數(shù)字大小的電路。由真值表寫出邏輯表達(dá)式：由表達(dá)式畫出邏輯圖。輸入輸出ABFA＞BFA＜BFA=B00011011001010100001真值表（1）1位數(shù)值比較器3.3加法器和數(shù)值比較器（3）數(shù)值比較器的位數(shù)擴(kuò)展串聯(lián)方式用2片7485組成8位二進(jìn)制數(shù)比較器。（2）4位二進(jìn)制數(shù)比較器——集成數(shù)值比較器74853.3加法器和數(shù)值比較器并聯(lián)方式：并聯(lián)方式比串聯(lián)方式的速度快。用5片7485組成16位二進(jìn)制數(shù)比較器3.3加法器和數(shù)值比較器1.數(shù)據(jù)選擇器（多路開關(guān)）

D0D1DnYSELEN...1D01D11Dn1YSELEN...2D02D12Dn2Y...3D03D13Dn3Y...能夠按照給定的地址將某個(gè)數(shù)據(jù)從一組數(shù)據(jù)中選出來(lái)的電路。3.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器S0000A1A0Y00D001D110D211D31××0S4選1數(shù)據(jù)選擇器功能表S：選通控制端。S=0時(shí)，數(shù)據(jù)選擇器工作；S=1時(shí)，Y=0輸出無(wú)效。3.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器4選1數(shù)據(jù)選擇器電路圖3.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器雙4選1數(shù)據(jù)選擇器74LS153邏輯表達(dá)式：公共的地址輸入端獨(dú)立的數(shù)據(jù)輸入端和輸出端選通控制端74x153——雙4選1數(shù)選器AB1G1C01Y1C11C22Y1C32G2C02C12C22C374X153751421643151091112131C02C01C12C11C22C21C32C31C001C101C201C3002C002C102C202C30000000001001000110100010101100111100010011010101111XX1Y2Y1G2GBAOutputsInputs3.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器例：試用一片雙4選1數(shù)選器74LS153組成一個(gè)8選1數(shù)據(jù)選擇器。解：A2A1A0Y000～11D0～D3100～11D4～D73.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器例：試用一個(gè)雙4選1數(shù)據(jù)選擇器74LS153實(shí)現(xiàn)邏輯函數(shù)：

解：令3.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器例：試用4選1數(shù)據(jù)選擇器74LS153實(shí)現(xiàn)如下邏輯函數(shù)的組合邏輯電路。解：邏輯函數(shù)變形為最小項(xiàng)之和形式比較可得：D0=0，D1=1，D2=1，D3=13.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器8選1數(shù)據(jù)選擇器的邏輯表達(dá)式：8選1數(shù)據(jù)選擇器74LS151特點(diǎn)：輸出端為互補(bǔ)形式。3.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器74LS151的真值表數(shù)據(jù)選擇器的擴(kuò)展怎樣用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)基本原理數(shù)據(jù)選擇器的主要特點(diǎn)：（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。（3）一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來(lái)選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)?；静襟E確定數(shù)據(jù)選擇器確定地址變量21n個(gè)地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實(shí)現(xiàn)n＋1個(gè)變量的函數(shù)。3個(gè)變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個(gè)地址變量。求Di3（1）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：4選1數(shù)據(jù)選擇器輸出信號(hào)的表達(dá)式：比較L和Y，得：3畫連線圖44求Di的方法（2）真值表法C=1時(shí)L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0時(shí)L=1，故D1=C求Di的方法（3）圖形法D0D1D3D2用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151②設(shè)A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1④畫連線圖本節(jié)小結(jié)

數(shù)據(jù)選擇器是能夠從來(lái)自不同地址的多路數(shù)字信息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時(shí)的選擇控制信號(hào)決定。數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的全部最小項(xiàng)，并且一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來(lái)選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器→確定地址變量→求Di→畫連線圖。3.4.31路-4路數(shù)據(jù)分配器由地址碼決定將輸入數(shù)據(jù)Ｄ送給哪１路輸出。真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)邏輯圖3.4.4集成數(shù)據(jù)分配器及其應(yīng)用集成數(shù)據(jù)分配器把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。由74LS138構(gòu)成的1路-8路數(shù)據(jù)分配器數(shù)據(jù)輸入端G1=1G2A=0地址輸入端數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時(shí)傳送系統(tǒng)本節(jié)小結(jié)數(shù)據(jù)分配器的邏輯功能是將1個(gè)輸入數(shù)據(jù)傳送到多個(gè)輸出端中的1個(gè)輸出端，具體傳送到哪一個(gè)輸出端，也是由一組選擇控制信號(hào)確定。數(shù)據(jù)分配器就是帶選通控制端即使能端的二進(jìn)制譯碼器。只要在使用中，把二進(jìn)制譯碼器的選通控制端當(dāng)作數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端當(dāng)作選擇控制端就可以了。數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳送系統(tǒng)。其主要特點(diǎn)是可以用很少幾根線實(shí)現(xiàn)多路數(shù)字信息的分時(shí)傳送。3.5組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)

一、競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象在組合電路中，某一輸入變量經(jīng)不同途徑傳輸后，由于門電路的傳輸延遲時(shí)間的不同，則到達(dá)電路中某一會(huì)合點(diǎn)的時(shí)間有先有后，這種現(xiàn)象稱為競(jìng)爭(zhēng)。1A&FFAAtpd由于競(jìng)爭(zhēng)而使電路輸出出現(xiàn)不符合門電路穩(wěn)態(tài)下的邏輯功能的現(xiàn)象，即出現(xiàn)了尖峰脈沖（毛刺），這種現(xiàn)象稱為冒險(xiǎn)。正脈沖－－“1”型冒險(xiǎn)3.5組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)

≥1&&BACF1AAtpdABACFABAC當(dāng)B=C=1時(shí)，注意：競(jìng)爭(zhēng)的存在不一定都會(huì)產(chǎn)生冒險(xiǎn)（毛刺）。由于不同的傳輸路徑的門電路的延遲造成的競(jìng)爭(zhēng)－－自競(jìng)爭(zhēng)。負(fù)脈沖－－“0”型冒險(xiǎn)3.5組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)

&ABY由于門電路的兩個(gè)輸入信號(hào)同時(shí)向相反的電平跳變時(shí)有時(shí)間差造成的競(jìng)爭(zhēng)－－互競(jìng)爭(zhēng)。一個(gè)變量以原變量和反變量出現(xiàn)在邏輯函數(shù)F中時(shí)，則該變量是具有競(jìng)爭(zhēng)條件的變量。如果消去其他變量（令其他變量為0或1），留下具有競(jìng)爭(zhēng)條件的變量，①若函數(shù)出現(xiàn)則產(chǎn)生負(fù)的尖峰脈沖的冒險(xiǎn)現(xiàn)象，－－“0”型冒險(xiǎn)；②若函數(shù)出現(xiàn)則產(chǎn)生正的尖峰脈沖的冒險(xiǎn)現(xiàn)象，－－“1”型冒險(xiǎn)。3.5組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)

二、競(jìng)爭(zhēng)－冒險(xiǎn)現(xiàn)象的檢查方法1.代數(shù)識(shí)別法3.5組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)

例：用代數(shù)識(shí)別法檢查競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。解：A是具有競(jìng)爭(zhēng)條件的變量。3.5組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)

例：用代數(shù)識(shí)別法判斷電路是否存在冒險(xiǎn)現(xiàn)象。解：A和C是具有競(jìng)爭(zhēng)條件的變量