電子系統(tǒng)設(shè)計(jì)實(shí)踐

電子系統(tǒng)設(shè)計(jì)實(shí)踐第一頁，共三十頁，2022年，8月28日12.1等精度頻率計(jì)設(shè)計(jì)在此完成的設(shè)計(jì)項(xiàng)目可達(dá)到的指標(biāo)為：

(1)頻率測試功能：測頻范圍0.1Hz～100MHz。測頻精度：測頻全域相對誤差恒為百萬分之一。(2)脈寬測試功能：測試范圍0.1μs～1s，測試精度0.01μs。(3)占空比測試功能：測試精度1％～99％。(4)相位測試功能(附加功能)。第二頁，共三十頁，2022年，8月28日12.1.1主系統(tǒng)組成圖12-1頻率計(jì)主系統(tǒng)電路組成第三頁，共三十頁，2022年，8月28日12.1.2測頻原理圖12-2等精度頻率計(jì)主控結(jié)構(gòu)第四頁，共三十頁，2022年，8月28日

設(shè)在一次預(yù)置門時(shí)間Tpr中對被測信號計(jì)數(shù)值為Nx，對標(biāo)準(zhǔn)頻率信號的計(jì)數(shù)值為Ns，則下式成立：12-1不難得到測得的頻率為：12-2圖12-3頻率計(jì)測控時(shí)序12.1.2測頻原理第五頁，共三十頁，2022年，8月28日占空比=12-312.1等精度頻率計(jì)設(shè)計(jì)12.1.3FPGA/CPLD開發(fā)的VHDL設(shè)計(jì)第六頁，共三十頁，2022年，8月28日【例12-1】LIBRARYIEEE;--等精度頻率計(jì)FPGA設(shè)計(jì)部分USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYetesterISPORT(BCLK:INSTD_LOGIC;--標(biāo)準(zhǔn)頻率時(shí)鐘信號clock2，50MHZTCLK:INSTD_LOGIC;--待測頻率時(shí)鐘信號CLR:INSTD_LOGIC;--清零和初始化信號CL:INSTD_LOGIC;--當(dāng)SPUL為高電平時(shí)，CL為預(yù)置門控信號，用于測頻計(jì)數(shù)--時(shí)間控制當(dāng)SPUL為低電平時(shí)，CL為測脈寬控制信號，--CL高電平時(shí)測高電平脈寬而當(dāng)CL為低電平時(shí)，測低電平脈寬。SPUL:INSTD_LOGIC;--測頻或測脈寬控制START:OUTSTD_LOGIC;--起始計(jì)數(shù)標(biāo)志信號EEND:OUTSTD_LOGIC;--由低電平變到高電平時(shí)指示脈寬計(jì)數(shù)結(jié)束，SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);--數(shù)據(jù)讀出選同控制DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--8位數(shù)據(jù)讀出ENDetester;ARCHITECTUREbehavOFetesterISSIGNALBZQ:STD_LOGIC_VECTOR(31DOWNTO0);--標(biāo)準(zhǔn)計(jì)數(shù)器SIGNALTSQ:STD_LOGIC_VECTOR(31DOWNTO0);--測頻計(jì)數(shù)器SIGNALENA:STD_LOGIC;--計(jì)數(shù)使能SIGNALMA,CLK1,CLK2,CLK3:STD_LOGIC;SIGNALQ1,Q2,Q3，BENA,PUL:STD_LOGIC;SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);接下頁第七頁，共三十頁，2022年，8月28日BEGINSTART<=ENA;DATA<=BZQ(7DOWNTO0)WHENSEL="000"ELSE--標(biāo)準(zhǔn)頻率計(jì)數(shù)低8位輸出BZQ(15DOWNTO8)WHENSEL="001"ELSEBZQ(23DOWNTO16)WHENSEL="010"ELSEBZQ(31DOWNTO24)WHENSEL="011"ELSE--標(biāo)準(zhǔn)頻率計(jì)數(shù)最高8位輸出TSQ(7DOWNTO0)WHENSEL="100"ELSE--待測頻率計(jì)數(shù)值最低8位輸出TSQ(15DOWNTO8)WHENSEL="101"ELSETSQ(23DOWNTO16)WHENSEL="110"ELSETSQ(31DOWNTO24)WHENSEL="111"ELSE--待測頻率計(jì)數(shù)值最高8位輸出TSQ(31DOWNTO24);BZH:PROCESS(BCLK,CLR)--標(biāo)準(zhǔn)頻率測試計(jì)數(shù)器，標(biāo)準(zhǔn)計(jì)數(shù)器BEGINIFCLR='1'THENBZQ<=(OTHERS=>'0');ELSIFBCLK'EVENTANDBCLK='1'THENIFBENA='1'THENBZQ<=BZQ+1;ENDIF;ENDIF;ENDPROCESS;TF:PROCESS(TCLK,CLR,ENA)--待測頻率計(jì)數(shù)器，測頻計(jì)數(shù)器BEGINIFCLR='1'THENTSQ<=(OTHERS=>'0');ELSIFTCLK'EVENTANDTCLK='1'THENIFENA='1'THENTSQ<=TSQ+1;ENDIF;ENDIF;接下頁第八頁，共三十頁，2022年，8月28日ENDPROCESS;PROCESS(TCLK,CLR)BEGINIFCLR='1'THENENA<='0';ELSIFTCLK'EVENTANDTCLK='1'THENENA<=CL;ENDIF;ENDPROCESS;MA<=(TCLKANDCL)ORNOT(TCLKORCL);--測脈寬邏輯CLK1<=NOTMA;CLK2<=MAANDQ1;CLK3<=NOTCLK2;SS<=Q2&Q3;DD1:PROCESS(CLK1,CLR)BEGINIFCLR='1'THENQ1<='0';ELSIFCLK1'EVENTANDCLK1='1'THENQ1<='1';ENDIF;ENDPROCESS;DD2:PROCESS(CLK2,CLR)BEGINIFCLR='1'THENQ2<='0';ELSIFCLK2'EVENTANDCLK2='1'THENQ2<='1';ENDIF;ENDPROCESS;DD3:PROCESS(CLK3,CLR)BEGINIFCLR='1'THENQ3<='0';ELSIFCLK3'EVENTANDCLK3='1'THENQ3<='1';ENDIF;ENDPROCESS;接下頁第九頁，共三十頁，2022年，8月28日PUL<='1'WHENSS="10"ELSE--當(dāng)SS=“10”時(shí)，PUL高電平，允許標(biāo)準(zhǔn)計(jì)數(shù)器計(jì)數(shù)，'0';--禁止計(jì)數(shù)EEND<='1'WHENSS="11"ELSE--EEND為低電平時(shí)，表示正在計(jì)數(shù)，由低電平變到高電平'0';--時(shí)，表示計(jì)數(shù)結(jié)束，可以從標(biāo)準(zhǔn)計(jì)數(shù)器中讀數(shù)據(jù)了BENA<=ENAWHENSPUL='1'ELSE--標(biāo)準(zhǔn)計(jì)數(shù)器時(shí)鐘使能控制信號，當(dāng)SPUL為1時(shí)，測頻率PULWHENSPUL='0'ELSE--當(dāng)SPUL為0時(shí)，測脈寬和占空比PUL;ENDbehav;第十頁，共三十頁，2022年，8月28日圖12-4例12-1的RTL圖

第十一頁，共三十頁，2022年，8月28日圖12-5等精度頻率計(jì)測頻時(shí)序圖

12.1.3FPGA/CPLD開發(fā)的VHDL設(shè)計(jì)第十二頁，共三十頁，2022年，8月28日圖12-6等精度頻率計(jì)測脈寬時(shí)序圖

12.1.3FPGA/CPLD開發(fā)的VHDL設(shè)計(jì)第十三頁，共三十頁，2022年，8月28日12.1等精度頻率計(jì)設(shè)計(jì)12.1.4測試與設(shè)計(jì)步驟

12.1.5相位測試

相位差=圖12-7測相儀模型

第十四頁，共三十頁，2022年，8月28日12.1等精度頻率計(jì)設(shè)計(jì)12.1.5相位測試

圖12-8測相儀電路原理圖（TPAS.gdf工程）

第十五頁，共三十頁，2022年，8月28日12.1等精度頻率計(jì)設(shè)計(jì)12.1.5相位測試

圖12-9相位檢測原理圖epd）

圖12-10鑒相器EPD的仿真波形

第十六頁，共三十頁，2022年，8月28日12.2使用IPCore設(shè)計(jì)FIR濾波器圖12-11直接型FIR濾波器結(jié)構(gòu)

N階FIR濾波器系統(tǒng)的傳遞函數(shù)：

N階的FIR系統(tǒng)差分方程可表示為：

第十七頁，共三十頁，2022年，8月28日12.2使用IPCore設(shè)計(jì)FIR濾波器圖12-12直接型FIR實(shí)現(xiàn)結(jié)構(gòu)

第十八頁，共三十頁，2022年，8月28日12.2使用IPCore設(shè)計(jì)FIR濾波器圖12-13FIR濾波器設(shè)計(jì)示意

第十九頁，共三十頁，2022年，8月28日12.2使用IPCore設(shè)計(jì)FIR濾波器圖12-14FIRCompiler安裝圖

第二十頁，共三十頁，2022年，8月28日12.2使用IPCore設(shè)計(jì)FIR濾波器12-15設(shè)置UserLibraries第二十一頁，共三十頁，2022年，8月28日12.2使用IPCore設(shè)計(jì)FIR濾波器圖12-16在MegaWizard管理器中選擇IPCore第二十二頁，共三十頁，2022年，8月28日12.2使用IPCore設(shè)計(jì)FIR濾波器圖12-17FIR濾波器系數(shù)確定

第二十三頁，共三十頁，2022年，8月28日12.2使用IPCore設(shè)計(jì)FIR濾波器圖12-18FIR系數(shù)修正

第二十四頁，共三十頁，2022年，8月28日12.2使用IPCore設(shè)計(jì)FIR濾波器圖12-19FIR模塊Symbol第二十五頁，共三十頁，2022年，8月28日12.2使用IPCore設(shè)計(jì)FIR濾波器圖12-20firm模塊仿真結(jié)果

第二十六頁，共三十頁，2022年，8月28日12.2使用IPCore設(shè)計(jì)FIR濾波器圖12-21FIR濾波器總體連接圖

第二十七頁，共三十頁，2022年，8月28日習(xí)題12-1根據(jù)第12.1節(jié)的敘述，回答以下問題：

（1）由圖12-4說明信號“SPUL”和“EEND”的作用

（2）用數(shù)學(xué)證明，CL門的時(shí)間在0.1s至1s間，在可測的頻域內(nèi)，誤差小于等于標(biāo)準(zhǔn)頻率源一個(gè)周期。

(3)分析圖12-4和圖12-5，說明信號CL和START的關(guān)系，并利用公式(12-2)計(jì)算TCLK的頻率。

(4)分析圖12-4和圖12-6，說明信號START和EEND的關(guān)系，并計(jì)算TCLK的脈寬，詳細(xì)說明占空比的測量方法。

(5)

分析圖12-2、12-3，詳細(xì)說明等精度測頻原理。

第二十八頁，共三十頁，2022年，8月28日實(shí)驗(yàn)與設(shè)計(jì)12-1多功能測試儀設(shè)計(jì)(1)實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)電子設(shè)計(jì)競賽項(xiàng)目的開發(fā)技術(shù)。(2)實(shí)驗(yàn)原理：參考本章內(nèi)容。(3)實(shí)驗(yàn)內(nèi)容1：根據(jù)12.1.4節(jié)的步驟首先完成等精度頻率計(jì)專用芯片（FPGA）的設(shè)計(jì)，按照圖12-5和12-6的時(shí)序，在GW48系統(tǒng)上硬件驗(yàn)證例12-1的各項(xiàng)功能：等精度測頻率、測脈寬、測占空比。與GW48系統(tǒng)上給出的標(biāo)準(zhǔn)待測頻率，計(jì)算誤差，并與理論誤差值比較。(4)實(shí)驗(yàn)內(nèi)容2：根據(jù)圖12-1、12-5、12-6和式12-2、12-3，設(shè)計(jì)單片機(jī)程序，完成單片機(jī)與