第5章習(xí)題答案4491

.習(xí)題51、中央處理器有哪些基本功能？由哪些基本部件組成？2、什么是指令周期、CPU周期和時(shí)鐘脈沖周期？三者有何關(guān)系？3、參見圖5.1所示的數(shù)據(jù)通路.畫出存數(shù)指令"STOIRs,<Rd>〞的指令周期流程圖,其含義是將源寄存器Rs的內(nèi)容傳送至<Rd>為地址的主存單元中.4、參見圖5.13所示的數(shù)據(jù)通路.畫出取數(shù)指令"LDA<Rs>,Rd〞的指令周期流程圖,其含義是將<Rs>為地址的主存單元的內(nèi)容傳送至目的寄存器Rd.標(biāo)出相應(yīng)的微操作控制信號(hào)序列.5、參見圖5.15所示的數(shù)據(jù)通路.畫出加法指令"ADDRd,<mem>〞的指令周期流程圖,其含義是將Rd中的數(shù)據(jù)與以mem為地址的主存單元的內(nèi)容相加,結(jié)果傳送至目的寄存器Rd.6、假設(shè)CPU結(jié)構(gòu)如圖5.56所示,其中有一個(gè)累加寄存器AC、一個(gè)狀態(tài)條件寄存器和其它4個(gè)寄存器,各部分之間的連線表示數(shù)據(jù)通路,箭頭表示信息傳送方向.要求：<1>標(biāo)明圖中a、b、c、d這4個(gè)寄存器的名稱；<2>簡述指令從主存取出到產(chǎn)生控制信號(hào)的數(shù)據(jù)通路；<3>簡述數(shù)據(jù)在運(yùn)算器和主存之間進(jìn)行存/取訪問的數(shù)據(jù)通路.圖5.56CPU結(jié)構(gòu)圖7、簡述程序與微程序、指令與微指令的區(qū)別.8、微命令有哪幾種編碼方法,它們是如何實(shí)現(xiàn)的？9、簡述機(jī)器指令與微指令的關(guān)系.10、某機(jī)的微指令格式中有10個(gè)獨(dú)立的控制字段C0～C9,每個(gè)控制字段有Ni個(gè)互斥控制信號(hào),Ni的值如下：請回答：<1>如果這10個(gè)控制字段,采用編碼表示法,需要多少控制位？<2>如果采用完全水平型編碼方式,需要多少控制位？11、假設(shè)微地址轉(zhuǎn)移邏輯表達(dá)式如下：μA4=P2·ZF·T41/7.μA3=P1·IR15·T4μA2=P1·IR14·T4μA1=P1·IR13·T4μA0=P1·IR12·T4其中μA4～μA0為微地址寄存器的相應(yīng)位,P1和P2為判別標(biāo)志,ZF為零標(biāo)志,IR15～I(xiàn)R12為指令寄存器IR的相應(yīng)位,T4為時(shí)鐘脈沖信號(hào).試說明上述邏輯表達(dá)式的含義,畫出微地址轉(zhuǎn)移邏輯圖.12、已知某機(jī)采用微程序控制方式,其控制存儲(chǔ)器容量為512×48位.微指令字長為48位,微程序可在整個(gè)控制存儲(chǔ)器中實(shí)現(xiàn)轉(zhuǎn)移,可控制微程序轉(zhuǎn)移的條件共4個(gè)〔直接控制〕,微指令采用水平型格式,如圖5.57所示.圖5.57微指令格式<1>微指令格式中的三個(gè)字段分別應(yīng)為多少位？<2>畫出圍繞這種微指令格式的微程序控制器邏輯框圖.13、從供選擇的答案中,選出正確答案填入題中的橫線上.微指令分成水平型微指令和A兩類.B可同時(shí)執(zhí)行若干個(gè)微操作,所以執(zhí)行指令的速度比C快.在串行方式的微程序控制器中,取下一條微指令和執(zhí)行本條微指令在時(shí)間上是D進(jìn)行的,而微指令之間是E執(zhí)行的.實(shí)現(xiàn)機(jī)器指令功能的微程序一般是存放在F中的,而用戶可寫的存儲(chǔ)器則由G組成.供選擇的答案如下：A～C：①微指令；②微操作；③水平型微指令；④垂直型微指令.D,E：①順序；②重疊.F,G：①隨機(jī)存取存儲(chǔ)器〔RAM〕；②只讀存儲(chǔ)器〔ROM〕.14、水平型微指令和垂直型微指令的含義是什么？它們各有什么特點(diǎn)？15、簡述微程序控制器與硬連線控制器的相同點(diǎn)與差別,并分別說明兩種操作控制器的一般組成.16、什么叫并行性？粗粒度并行與細(xì)粒度并行有何區(qū)別？2/7.17、并行性有哪兩重含義？實(shí)現(xiàn)并行處理技術(shù)主要有哪幾種形式？18、造成流水線斷流的因素主要有哪些？分別給出它們的解決方法.19、從供選擇的答案中,選出正確答案填入題中的橫線上.某機(jī)采用兩級(jí)流水線組織,第一級(jí)為取指和譯碼,需要200ns完成操作；第二級(jí)為執(zhí)行和寫回,大部分指令能在180ns內(nèi)完成,但有兩條指令需要360ns才能完成,在程序運(yùn)行時(shí),這類指令所占比例為5%～10%.根據(jù)上述情況,機(jī)器周期〔即一級(jí)流水線時(shí)間〕應(yīng)選為A.兩條執(zhí)行周期長的指令采用B的方法解決.供選擇的答案如下：A：①180ns；②190ns；③200ns；④360ns.B：①機(jī)器周期選為360ns；②用兩個(gè)機(jī)器周期完成.20、今有4級(jí)流水線,分別完成取指、指令譯碼并取數(shù)、運(yùn)算、送結(jié)果四步操作,今假設(shè)完成各步操作的時(shí)間依次為100ns,100ns,80ns,50ns.請問：<1>流水線的操作周期應(yīng)設(shè)計(jì)為多少？<2>若相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān),而且在硬件上不采取措施,那么第2條指令要推遲多少時(shí)間進(jìn)行？<3>如在果硬件設(shè)計(jì)上加以改進(jìn),至少需推遲多少時(shí)間？21、判斷以下三組指令中各存在哪種類型的數(shù)據(jù)相關(guān).<1>I1LDAR1,A<2>I3STAR3,B；M<A>→R1,M<A>是存儲(chǔ)單元I2ADDR2,R1；<R2>+<R1>→R2；R3→M<B>,M<B>是存儲(chǔ)單元I4SUBR3,R4；<R3>-<R4>→R3<3>I5MULR5,R6；<R5>×<R6>→R5I6ADDR5,R7；<R5>+<R7>→R522、指令流水線有取指〔IF〕、譯碼〔ID〕、執(zhí)行〔EX〕、訪存〔MEM〕、寫回寄存器〔WB〕五個(gè)過程段,共有12條指令連續(xù)輸入此流水線.<1>畫出流水處理的時(shí)空圖,假設(shè)時(shí)鐘周期為100ns；3/7.<2>求流水線的實(shí)際吞吐率〔單位時(shí)間里執(zhí)行完畢的指令數(shù)〕；<3>求流水線的加速比；<4>求流水線的效率.23、設(shè)有主頻為16MHz的微處理器,平均每條指令的執(zhí)行時(shí)間為2個(gè)機(jī)器周期,每個(gè)機(jī)器周期由2個(gè)時(shí)鐘脈沖周期組成.問：<1>存儲(chǔ)器為"0〞等待,求出機(jī)器速度；<2>假如每兩個(gè)機(jī)器周期中有一個(gè)是訪存周期,需插入一個(gè)機(jī)器周期的等待時(shí)間,求機(jī)器速度.〔"0等待〞表示存儲(chǔ)器可在一個(gè)機(jī)器周期完成讀/寫操作,因此不需要插入等待時(shí)間〕24、從供選擇的答案中,選出正確答案填入題中的橫線上.微機(jī)A和B是采用不同主頻的CPU芯片,片內(nèi)邏輯電路完全相同.若A機(jī)的CPU主頻為8MHz,B機(jī)為12MHz.則A機(jī)的CPU主振周期為Aμs.如A機(jī)的平均指令執(zhí)行速度為0.4MIPS,那么A機(jī)的平均指令周期為Bμs,B機(jī)的平均指令執(zhí)行速度為CMIPS.供選擇的答案如下：A～C：①0.125；②0.25；③0.5；④0.6；⑤1.25；⑥1.6；⑦2.5.25、<1>設(shè)某機(jī)主頻為8MHz,每個(gè)機(jī)器周期平均含2個(gè)時(shí)鐘周期,執(zhí)行每條指令平均花2.5個(gè)機(jī)器周期,試問機(jī)該的平均指令執(zhí)行速度為多少M(fèi)IPS？<2>若機(jī)器主頻不變,但每個(gè)機(jī)器周期平均含4個(gè)時(shí)鐘周期,執(zhí)行每條指令平均花5個(gè)機(jī)器周期,則機(jī)該的平均指令執(zhí)行速度又是多少M(fèi)IPS？由此可得出什么結(jié)論？26、提高單機(jī)系統(tǒng)指令級(jí)并行性的措施主要有哪些？參考答案習(xí)題51.略2.略3.STOI指令的指令周期流程圖如附圖5.1所示.附圖5.1STOI指令的指令周期流程圖4/7.4.LDA指令的指令周期流程圖如附圖5.2所示.附圖5.2LDA指令的指令周期流程圖5.ADD指令的指令周期流程圖如附圖5.3所示.附圖5.3ADD指令的指令周期流程圖6.<1>a：數(shù)據(jù)緩沖寄存器DR；b：指令寄存器IR；c：主存地址寄存器AR；d：程序計(jì)數(shù)器PC.<2>M→IR→操作控制器.<3>讀主存儲(chǔ)器：通過AR先置操作數(shù)地址,M→DR→ALU→AC；寫主存儲(chǔ)器：通過AR先置操作數(shù)地址,AC→DR→M.7.略8.略9.略10.<1>如果這10個(gè)控制字段,采用編碼表示法,需要31位控制位；<2>如果采用完全水平型編碼方式,需要69位控制位.11.邏輯表達(dá)式的含義為：〔1〕在進(jìn)行P1測試時(shí),根據(jù)指令寄存器IR中的IR15～I(xiàn)R12修改μA3～2〕在進(jìn)行P2測試時(shí),根據(jù)零標(biāo)志ZF修改μA4,μA0,進(jìn)行16路分支；〔進(jìn)行2路分支：〔3〕所有的表達(dá)式均分別和T4相與,表示在T4內(nèi)形成后繼微指令的微地址.微地址轉(zhuǎn)移邏輯圖如附圖5.4所示,圖中S4～S0分別對應(yīng)微地址寄存器μA4～μA0的異步置"1〞端,低電平有效.附圖5.4微地址12.<1>判別測試字段占4位,直接微地址字段占9位,操作控制字段5.5所示.附圖5.5微程序控制器邏輯框圖轉(zhuǎn)移邏輯圖占35位.<2>微程序控制器邏輯框圖如附圖13.A：④；B：③；C：④；D：②；E：①；F：②；G：①.14.略5/7.15.略16.略17.略18.略19.A：③；B：②.20.<1>流水線的操作周期應(yīng)設(shè)計(jì)為100ns；<2>若相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān),而且在硬件上不采取措施,那么第2條指令要推遲130ns進(jìn)行,如附圖5.6所示.附圖5.6兩條指令流水解釋的時(shí)空圖<3>如果在硬件設(shè)計(jì)上加以改進(jìn),如采用相關(guān)專用通路〔結(jié)果一旦生成即可使用〕,則勿需推遲第2條指令的讀操作.21.在第<1>組指令中,存在RAW相關(guān)；第<2>組指令中,存在WAR相關(guān)；第<3>組指令中,存在RAW相關(guān)、WAR相關(guān)和WAW相關(guān).22.<1>畫出流水線時(shí)空圖如附圖5.7所示.附圖5.7指令流水處理的時(shí)空圖<2>流水線的實(shí)際吞吐率為：TP=12/<16×100×10-9×106>=7.5MIPS<3>流水線的加速比為：Sp=12×5×100/<16×100>=3.75<4>流水線的效率為：η=12×5×100/<5×16×100>=75%23.<1>=4MIPS<2>≈2.67MIPS24.A：①；B：