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本文格式為Word版，下載可任意編輯——4位加法器試驗(yàn)報(bào)告

硬件描述語(yǔ)言試驗(yàn)

題目：

四位全加器

學(xué)院數(shù)學(xué)與計(jì)算機(jī)學(xué)院學(xué)科門類xxxxxxxxxx專業(yè)xxxxxxxxxx學(xué)號(hào)姓名x指導(dǎo)教師xxxx

20xx年x月xx日

1

1、試驗(yàn)?zāi)康模壕毩?xí)VHDL語(yǔ)言設(shè)計(jì)工程的建立與仿真的步驟和方法、熟悉VHDL語(yǔ)言行為描述的編寫方法。

2、試驗(yàn)環(huán)境：PC個(gè)人計(jì)算機(jī)、WindowsXP操作系統(tǒng)、QuartusII集成開發(fā)環(huán)境軟件。3、試驗(yàn)要求：設(shè)計(jì)一個(gè)四位加法器，其引腳及其功能如下表。

端口模式inB（輸入）Ciout（輸出）4、試驗(yàn)步驟：

(1)用RTL描述方式描述4位加法器

①RTL描述方式是一種明確規(guī)定寄放器描述的方法，它要求在描述時(shí)要么采用寄放器硬件的一一對(duì)應(yīng)的直接描述，要么采用寄放器之間的功能描述。RTL描述方式可以進(jìn)行規(guī)律綜合，這是其他描述方式所不具備的特點(diǎn)。②編輯代碼

這種描述方法詳細(xì)描述了加法器的計(jì)算過(guò)程，即寫出了每一位的計(jì)算和進(jìn)位方法。模塊內(nèi)部（構(gòu)造體說(shuō)明部分）需要定義三個(gè)連接線，定義語(yǔ)句為：signalc0,c1,c2:std_logic代碼如下：libraryieee;

useieee.std_logic_1164.all;entityadder4is

port(a,b:instd_logic_vector(3downto0);ci:instd_logic;

s:outstd_logic_vector(3downto0);co:outstd_logic);endentity;

architecturertlofadder4issignalc0,c1,c2:std_logic;

SCostd_logicstd_logic_vector(3downto0)std_logic低位進(jìn)位和高位進(jìn)位端口名Astd_logic_v

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