微機(jī)接口第四章

微機(jī)接口第四章第1頁(yè)，共80頁(yè)，2023年，2月20日，星期四第2頁(yè)，共80頁(yè)，2023年，2月20日，星期四存儲(chǔ)器概述

半導(dǎo)體存儲(chǔ)器

存儲(chǔ)器與CPU的連接存儲(chǔ)器的工作原理本章內(nèi)容第3頁(yè)，共80頁(yè)，2023年，2月20日，星期四了解存儲(chǔ)器的工作原理和外部特性掌握微機(jī)中存儲(chǔ)系統(tǒng)的結(jié)構(gòu)學(xué)會(huì)利用現(xiàn)有的存儲(chǔ)器芯片構(gòu)成所需內(nèi)存系統(tǒng)。學(xué)習(xí)目的第4頁(yè)，共80頁(yè)，2023年，2月20日，星期四4.1

存儲(chǔ)器概述

存儲(chǔ)器是計(jì)算機(jī)系統(tǒng)中具有記憶功能的部件，它是由大量的記憶單元(或稱基本的存儲(chǔ)電路)組成的,用來存放用二進(jìn)制數(shù)表示的程序和數(shù)據(jù)。第5頁(yè)，共80頁(yè)，2023年，2月20日，星期四記憶單元是一種能表示二進(jìn)制“

0”和“1”的狀態(tài)并具有記憶功能的物理器件，如電容、雙穩(wěn)態(tài)電路等。一個(gè)記憶單元能夠存儲(chǔ)二進(jìn)制的一位。由若干記憶單元組成一個(gè)存儲(chǔ)單元、一個(gè)存儲(chǔ)單元能存儲(chǔ)一個(gè)字，字有4位、8位、16位等稱之為字長(zhǎng)，字長(zhǎng)為8時(shí)，稱一個(gè)字節(jié)。第6頁(yè)，共80頁(yè)，2023年，2月20日，星期四實(shí)際上存儲(chǔ)系統(tǒng)是快慢搭配，具有層次結(jié)構(gòu)的，如圖4.1所示。速度快容量小速度慢容量大寄存器內(nèi)部Cache外部Cache主存儲(chǔ)器輔助存儲(chǔ)器大容量輔助存儲(chǔ)器圖4.1微機(jī)存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)CPU第7頁(yè)，共80頁(yè)，2023年，2月20日，星期四存儲(chǔ)器操作：讀操作，非破壞性。寫操作，破壞性。存儲(chǔ)器的職能：信息交換中心。數(shù)據(jù)倉(cāng)庫(kù)。第8頁(yè)，共80頁(yè)，2023年，2月20日，星期四一、存儲(chǔ)器分類1.內(nèi)部存儲(chǔ)器(內(nèi)存或主存)功能：存儲(chǔ)當(dāng)前運(yùn)行所需的程序和數(shù)據(jù)。

特點(diǎn)：CPU可以直接訪問并與其交換信息，容量小，存取速度快。第9頁(yè)，共80頁(yè)，2023年，2月20日，星期四2.外存儲(chǔ)器(外存)功能：存儲(chǔ)當(dāng)前不參加運(yùn)行的程序和數(shù)據(jù)。特點(diǎn)：CPU不能直接訪問，配備專門設(shè)備才能進(jìn)行交換信息，容量大，存取速度慢。第10頁(yè)，共80頁(yè)，2023年，2月20日，星期四目前，存儲(chǔ)器使用的存儲(chǔ)介質(zhì)有半導(dǎo)體器件，磁性材料，光盤等。由于半導(dǎo)體存儲(chǔ)器具有存取速度快、集成度高、體積小、功耗低、應(yīng)用方便等優(yōu)點(diǎn)，一般把半導(dǎo)體存儲(chǔ)器芯片作為內(nèi)存。在此我們只討論半導(dǎo)體存儲(chǔ)器。第11頁(yè)，共80頁(yè)，2023年，2月20日，星期四半導(dǎo)體存儲(chǔ)器靜態(tài)隨機(jī)SRAM動(dòng)態(tài)隨機(jī)DRAM一次性編程PROM可擦除EPROM紫外光擦除UREPROM電擦除EEPROM讀寫存儲(chǔ)器RAM只讀存儲(chǔ)器ROM雙極型MOS掩膜ROM可編程ROM圖4.2半導(dǎo)體存儲(chǔ)器分類static靜態(tài)的，dynamic動(dòng)態(tài)的，programmer編程第12頁(yè)，共80頁(yè)，2023年，2月20日，星期四二、半導(dǎo)體存儲(chǔ)器的組成半導(dǎo)體存儲(chǔ)器由地址寄存器，譯碼電路、存儲(chǔ)體、讀/寫控制電路、數(shù)據(jù)寄存器、控制邏輯等6個(gè)部分組成。AB地址寄存器MAR地址譯碼器存儲(chǔ)體M讀寫驅(qū)動(dòng)器數(shù)據(jù)寄存器MDRDB

……控制邏輯啟動(dòng)片選讀/寫圖4.3存儲(chǔ)器的基本組成第13頁(yè)，共80頁(yè)，2023年，2月20日，星期四1.存儲(chǔ)體

基本存儲(chǔ)電路是組成存儲(chǔ)器的基礎(chǔ)和核心，它用于存放一位二進(jìn)制信息“0”或“1”。若干記憶單元（或稱基本存儲(chǔ)電路）組成一個(gè)存儲(chǔ)單元，一個(gè)存儲(chǔ)單元一般存儲(chǔ)一個(gè)字節(jié)，即存放8位二進(jìn)制信息，存儲(chǔ)體是存儲(chǔ)單元的集合體。

2.譯碼驅(qū)動(dòng)電路

該電路實(shí)際上包含譯碼器和驅(qū)動(dòng)器兩部分。譯碼器的功能是實(shí)現(xiàn)多選1，即對(duì)于某一個(gè)輸入的地址碼，N個(gè)輸出線上有唯一一個(gè)高電平（或低電平）與之對(duì)應(yīng)。

第14頁(yè)，共80頁(yè)，2023年，2月20日，星期四常用的地址譯碼有兩種方式，即單譯碼和雙譯碼方式。

(1)

單譯碼方式

單譯碼方式是一個(gè)“N中取1”的譯碼器，如圖4.4所示。譯碼器輸出驅(qū)動(dòng)N根字線中的一根，每根字線由M位組成。若某根字線被選中，則對(duì)應(yīng)此線上的M位信號(hào)便同時(shí)被讀出或?qū)懭?，?jīng)輸出緩沖放大器輸出或輸入一個(gè)M位的字。

第15頁(yè)，共80頁(yè)，2023年，2月20日，星期四Ap-1Ap-2A1A0N取1譯碼器基本存儲(chǔ)電路p個(gè)輸入M

位

位

線D0D1DM－1N根字線

N=2p

個(gè)地址W0W1…………選中的字線輸出M位Wn-1輸

出

緩

沖

放

大

器圖4.4單譯碼尋址示意圖第16頁(yè)，共80頁(yè)，2023年，2月20日，星期四(2)

雙譯碼方式雙譯碼方式采用的是兩級(jí)譯碼電路。當(dāng)字選擇線的根數(shù)N很大時(shí)，N=2p中的p必然也大，這時(shí)可將p分成兩部分，如：N=2p=2q+r=2q×2r=X×Y，這樣便將對(duì)N的譯碼分別由X譯碼和Y譯碼兩部分完成。

第17頁(yè)，共80頁(yè)，2023年，2月20日，星期四A0A1A2A3A4X0X31...W0,0W31,0W0,31W31,31Y0Y31基本存儲(chǔ)電路R/W控制Y(列)地址譯碼及I/O控制數(shù)據(jù)輸入數(shù)據(jù)輸出A5A6A7A8A9…X

(行)

地

址

譯

碼

器圖4.5雙譯碼結(jié)構(gòu)示意圖第18頁(yè)，共80頁(yè)，2023年，2月20日，星期四

單譯碼方式主要用于容量小的存儲(chǔ)器，雙譯碼方式可大大減少譯碼輸出選擇線的數(shù)目，適用于大容量的存儲(chǔ)器。第19頁(yè)，共80頁(yè)，2023年，2月20日，星期四3.地址寄存器

用于存放CPU訪問存儲(chǔ)單元的地址，經(jīng)譯碼驅(qū)動(dòng)后指向相應(yīng)的存儲(chǔ)單元。

4.讀/寫電路包括讀出放大器、寫入電路和讀/寫控制電路，用以完成對(duì)被選中單元中各位的讀出或?qū)懭氩僮鳌?/p>

第20頁(yè)，共80頁(yè)，2023年，2月20日，星期四5.數(shù)據(jù)寄存器用于暫時(shí)存放從存儲(chǔ)單元讀出的數(shù)據(jù)，或從CPU或I/O端口送來的要寫入存儲(chǔ)器的數(shù)據(jù)。

6.控制邏輯接收來自CPU的啟動(dòng)、片選、讀/寫及清除命令，經(jīng)控制電路綜合和處理后，產(chǎn)生一組時(shí)序信號(hào)來控制存儲(chǔ)器的讀/寫操作。

第21頁(yè)，共80頁(yè)，2023年，2月20日，星期四三、半導(dǎo)體存儲(chǔ)器芯片的主要技術(shù)指標(biāo)1.存儲(chǔ)容量（存放二進(jìn)制信息的總位數(shù)）存儲(chǔ)容量=存儲(chǔ)單元個(gè)數(shù)×每個(gè)存儲(chǔ)單元的位數(shù)常用單位：MB、GB、TB其中：1kB=210B1M=210kB=220B1GB=210MB=230B1TB=210GB=240B第22頁(yè)，共80頁(yè)，2023年，2月20日，星期四2.存取時(shí)間存取時(shí)間又稱存儲(chǔ)器訪問時(shí)間。指啟動(dòng)一次存儲(chǔ)器操作到完成該操作所需的時(shí)間tA。3.存取周期存取周期是連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作所需的最小的時(shí)間間隔TC，一般TC≥tA。第23頁(yè)，共80頁(yè)，2023年，2月20日，星期四4.可靠性可靠性指存儲(chǔ)器對(duì)電磁場(chǎng)及溫度等變化的抗干擾能力。5.其他指標(biāo)體積、重量、功耗(包括維持功耗和操作功耗)。第24頁(yè)，共80頁(yè)，2023年，2月20日，星期四4.2隨機(jī)存取存儲(chǔ)器RAM一、靜態(tài)隨機(jī)存儲(chǔ)器SRAM圖4.6為6個(gè)MOS管組成的雙穩(wěn)態(tài)電路。第25頁(yè)，共80頁(yè)，2023年，2月20日，星期四圖4.6六管靜態(tài)RAM基本存儲(chǔ)電路Y地址譯碼VccV7

I/OV8

I/OV3V4V5V2V6AV1BDiDiX地址譯碼圖中V1V2是工作管，V3V4是負(fù)載管，V5V6是控制管，V7V8也是控制管，它們?yōu)橥涣芯€上的存儲(chǔ)單元共用。第26頁(yè)，共80頁(yè)，2023年，2月20日，星期四特點(diǎn)：(1)不需要刷新，簡(jiǎn)化外圍電路。

(2)內(nèi)部管子較多，功耗大，集成度低。第27頁(yè)，共80頁(yè)，2023年，2月20日，星期四

典型的靜態(tài)RAM芯片

不同的靜態(tài)RAM的內(nèi)部結(jié)構(gòu)基本相同，只是在不同容量時(shí)其存儲(chǔ)體的矩陣排列結(jié)構(gòu)不同。典型的靜態(tài)RAM芯片如Intel6116（2K×8位），6264（8K×8位），62128（16K×8位）和62256（32K×8位）等。圖4.8為SRAM6264芯片的引腳圖，其容量為8K×8位，即共有8K（213）個(gè)單元，每單元8位。因此共需地址線13條，即A12~A0；數(shù)據(jù)線8條即I/O8~I/O1、WE、OE、CE1、CE2的共同作用決定了SRAM6264的操作方式，如表4.1所示。

第28頁(yè)，共80頁(yè)，2023年，2月20日，星期四123456789101112131428272625242322212019181716156264

NCA4A5A6

A7A8

A9A10A11A12I/O1I/O2I/O3GNDVCCWECE2A3A2A1OEA0CE1I/O8I/O7I/O6I/O5I/O4表4.1

6264的操作方式I/O1~I/O8IN寫0100IN寫1100OUT讀0101高阻輸出禁止1101高阻未選中×0××高阻未選中××1×I/O1~I/O8方式WECE1CE2OE圖4.8SRAM6264引腳圖第29頁(yè)，共80頁(yè)，2023年，2月20日，星期四DRAM的基本存儲(chǔ)電路(存儲(chǔ)單元)有單管和四管等結(jié)構(gòu)，這里僅介紹單管存儲(chǔ)單元的結(jié)構(gòu)及存儲(chǔ)原理。二、動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM第30頁(yè)，共80頁(yè)，2023年，2月20日，星期四刷新放大器數(shù)據(jù)I/O線T1CS行選擇信號(hào)圖4.9單管DRAM基本存儲(chǔ)元電路T2列選擇

信號(hào)圖4.9為單管動(dòng)態(tài)RAM的基本存儲(chǔ)電路，由MOS晶體管和一個(gè)電容CS組成。

第31頁(yè)，共80頁(yè)，2023年，2月20日，星期四特點(diǎn)：(1)每次讀出后，內(nèi)容被破壞，要采取恢復(fù)措施，即需要刷新，外圍電路復(fù)雜。(2)集成度高，功耗低。第32頁(yè)，共80頁(yè)，2023年，2月20日，星期四

典型的動(dòng)態(tài)RAM芯片一種典型的DRAM如Intel2164。2164是64K×1位的DRAM芯片，片內(nèi)含有64K個(gè)存儲(chǔ)單元，所以，需要16位地址線尋址。為了減少地址線引腳數(shù)目，采用行和列兩部分地址線各8條，內(nèi)部設(shè)有行、列地址鎖存器。利用外接多路開關(guān)，先由行選通信號(hào)RAS選通8位行地址并鎖存。隨后由列選通信號(hào)CAS選通8位列地址并鎖存，16位地址可選中64K存儲(chǔ)單元中的任何一個(gè)單元。

第33頁(yè)，共80頁(yè)，2023年，2月20日，星期四圖4.10(a)Intel2164DRAM芯片引腳圖GNDDinA7A5A4A3A6DoutVCCA0A1A2NC2164116

89WERASCASA0~A7：地址輸入CAS：列地址選通RAS：行地址選通WE：寫允許Din：數(shù)據(jù)輸入Dout：數(shù)據(jù)輸出Vcc：電源GND：地第34頁(yè)，共80頁(yè)，2023年，2月20日，星期四圖4.10(b)Intel2164DRAM內(nèi)部結(jié)構(gòu)框圖DoutWEDinCASRASA7…A1A08位地址鎖存器128×128矩陣128個(gè)讀出放大器1/2列譯碼128個(gè)讀出放大器128×128矩陣128×128矩陣128個(gè)讀出放大器1/2列譯碼128個(gè)讀出放大器128×128矩陣4選1I/O門控輸出緩沖器行時(shí)鐘緩沖器列時(shí)鐘緩沖器寫允許時(shí)鐘緩沖器數(shù)據(jù)輸入緩沖器第35頁(yè)，共80頁(yè)，2023年，2月20日，星期四包含：(1)存儲(chǔ)體外圍電路

a.地址譯碼器

b.讀/寫控制及I/O電路

c.片選控制CS二、RAM的組成第36頁(yè)，共80頁(yè)，2023年，2月20日，星期四4.3

只讀存儲(chǔ)器(ROM)

ROM主要由地址譯碼器、存儲(chǔ)矩陣、控制邏輯和輸出電路四部分組成（如圖4.11所示），與RAM不同之處是ROM在使用時(shí)只能讀出，不能隨機(jī)寫入。

第37頁(yè)，共80頁(yè)，2023年，2月20日，星期四輸出電路Y譯碼存儲(chǔ)矩陣X譯碼控制邏輯地址碼···D7D0它包含有 (1)地址譯碼器

(2)存儲(chǔ)矩陣

(3)控制邏輯

(4)輸出電路圖4.11ROM組成框圖第38頁(yè)，共80頁(yè)，2023年，2月20日，星期四一、掩膜ROM特點(diǎn)：(1)器件制造廠在制造時(shí)編制程序,用戶不能修改。(2)用于產(chǎn)品批量生產(chǎn)。(3)可由二極管和三極管電路組成。第39頁(yè)，共80頁(yè)，2023年，2月20日，星期四1.字譯碼結(jié)構(gòu)圖4.12為二極管構(gòu)成的4×4位的存儲(chǔ)矩陣，地址譯碼采用單譯碼方式，它通過對(duì)所選定的某字線置成低電平來選擇讀取的字。位于矩陣交叉點(diǎn)并與位線和被選字線相連的二極管導(dǎo)通，使該位線上輸出電位為低電平，結(jié)果輸出為“0”，否則為“1”。第40頁(yè)，共80頁(yè)，2023年，2月20日，星期四RRRRVCC1234字線位4位3位2位1輸出數(shù)據(jù)位圖4.12二極管ROM二極管ROM陣列4321位字12340000001101011010第41頁(yè)，共80頁(yè)，2023年，2月20日，星期四用MOS三極管取代二極管便構(gòu)成了MOS

ROM陣列字線1字線2字線3字線4字地址譯碼器VDDD4D3D2D1A1A000011011位線1位線2位線3位線44321位字12340010110111100100D4D3D2D1圖4.13MOS管ROM陣列第42頁(yè)，共80頁(yè)，2023年，2月20日，星期四

從二極管ROM和MOSROM的介紹可知，這種存儲(chǔ)矩陣的內(nèi)容完全取決于芯片制造過程，而一旦制造好以后，用戶是無法變更的。

第43頁(yè)，共80頁(yè)，2023年，2月20日，星期四2.復(fù)合譯碼結(jié)構(gòu)如圖4.14是一個(gè)1024×1位的MOSROM電路。10條地址信號(hào)線分成兩組，分別經(jīng)過X和Y譯碼，各產(chǎn)生32條選擇線。X譯碼輸出選中某一行，但這一行中，哪一個(gè)能輸出與I/O電路相連，還取決于Y譯碼輸出，故每次只選中一個(gè)單元。

第44頁(yè)，共80頁(yè)，2023年，2月20日，星期四

A5A6A7A8A9A0A1A2A3A4VCC………圖4.14復(fù)合譯碼的MOSROM電路第45頁(yè)，共80頁(yè)，2023年，2月20日，星期四3.雙極型ROM電路雙極型ROM的速度比MOSROM快，它的取數(shù)時(shí)間約為幾十ns，可用于速度要求較高的微機(jī)系統(tǒng)中。圖4.15是一種雙極型ROM的結(jié)構(gòu)圖，容量為256×4位。

第46頁(yè)，共80頁(yè)，2023年，2月20日，星期四A0A1A2A3A4A5A6A7圖4.15一種雙極型ROM的結(jié)構(gòu)圖第47頁(yè)，共80頁(yè)，2023年，2月20日，星期四

存儲(chǔ)單元的工作原理仍為當(dāng)某一行被選中時(shí)，連到存儲(chǔ)管子的基極信號(hào)為“1”，各列若有管子與此選擇線相連，則管子導(dǎo)通，輸出為“0”，在輸出電路中經(jīng)過反相，實(shí)際輸出為“1”；若沒有管子與此選擇線相連，則存儲(chǔ)矩陣輸出為“1”，經(jīng)過輸出電路反相，輸出為“0”。第48頁(yè)，共80頁(yè)，2023年，2月20日，星期四二、可編程ROM(PROM)

可編程ROM（PROM）是一種允許用戶編程一次的ROM，其存儲(chǔ)單元通常用二極管或三極管實(shí)現(xiàn)。圖4.16所示存儲(chǔ)單元的雙極型三極管的發(fā)射極串接了一個(gè)可熔金屬絲，出廠時(shí)，所有存儲(chǔ)單元的熔絲都是完好的。編程時(shí)，通過字線選中某個(gè)晶體管。若準(zhǔn)備寫入1，則向位線送高電平，此時(shí)管子截止，熔絲將被保留；若準(zhǔn)備寫入0，則向位線送低電平，此時(shí)管子導(dǎo)通，控制電流使熔絲燒斷，不可能再恢復(fù)，故只能進(jìn)行一次編程。第49頁(yè)，共80頁(yè)，2023年，2月20日，星期四圖4.16熔絲式PROM的基本存儲(chǔ)結(jié)構(gòu)第50頁(yè)，共80頁(yè)，2023年，2月20日，星期四特點(diǎn)：(1)出廠時(shí)里面沒有信息。(2)用戶根據(jù)自己需要對(duì)其進(jìn)行設(shè)置(編程)。(3)只能使用一次，一旦進(jìn)行了編程不能擦除片內(nèi)信息。第51頁(yè)，共80頁(yè)，2023年，2月20日，星期四三、可擦除、可編程ROM（EPROM）在實(shí)際工作中，一個(gè)新設(shè)計(jì)的程序往往需要經(jīng)歷調(diào)試、修改過程，如果將這個(gè)程序?qū)懺赗OM和PROM中，就很不方便了。EPROM是一種可以多次進(jìn)行擦除和重寫的ROM。

第52頁(yè)，共80頁(yè)，2023年，2月20日，星期四圖4.17EPROM的基本存儲(chǔ)電路和FAMOS結(jié)構(gòu)PPSD

SIO2

SIO2+++N基底源極漏極多晶硅浮置柵字選線浮置柵場(chǎng)效應(yīng)管位線(a)EPROM的基本存儲(chǔ)結(jié)構(gòu)(b)浮置柵雪崩注入型場(chǎng)效應(yīng)管結(jié)構(gòu)第53頁(yè)，共80頁(yè)，2023年，2月20日，星期四特點(diǎn)：(1)可以多次修改擦除。(2)EPROM通過紫外線光源擦除(編程后，窗口應(yīng)貼上不透光膠紙)。第54頁(yè)，共80頁(yè)，2023年，2月20日，星期四

典型的EPROM芯片常用的典型EPROM芯片有：2716（2K×8）、2732（4K×8）、2764（8K×8）、27128（16K×8）、27256（32K×8）、27512（64K×8）等。

第55頁(yè)，共80頁(yè)，2023年，2月20日，星期四四、電可擦除可編程ROM（EEPROM）

E2PROM是一種在線（即不用拔下來）可編程只讀存儲(chǔ)器，它能像RAM那樣隨機(jī)地進(jìn)行改寫，又能像ROM那樣在掉電的情況下所保存的信息不丟失，即E2PROM兼有RAM和ROM的雙重功能特點(diǎn)，如圖4.18所示。

E2PROM的另一個(gè)優(yōu)點(diǎn)是擦除可以按字節(jié)分別進(jìn)行（不像EPROM擦除時(shí)把整個(gè)片子的內(nèi)容全變?yōu)椤?”）。第56頁(yè)，共80頁(yè)，2023年，2月20日，星期四圖4.18E2PROM結(jié)構(gòu)示意圖+VG+VD第57頁(yè)，共80頁(yè)，2023年，2月20日，星期四五、Flash存儲(chǔ)器閃速存儲(chǔ)器（FlashMemory）是一種新型的半導(dǎo)體存儲(chǔ)器，由于它具有可靠的非易失性、電擦除性以及低成本，對(duì)于需要實(shí)施代碼或數(shù)據(jù)更新的嵌入式應(yīng)用是一種理想的存儲(chǔ)器，而且它在固有性能和成本方面有較明顯的優(yōu)勢(shì)。

第58頁(yè)，共80頁(yè)，2023年，2月20日，星期四※

閃速存儲(chǔ)器可實(shí)現(xiàn)大規(guī)模電擦除。

※

閃速存儲(chǔ)器的擦除功能可迅速清除整個(gè)器件中所有內(nèi)容。※

閃速存儲(chǔ)器可以被擦除和重新編程幾十萬次而不會(huì)失效。

第59頁(yè)，共80頁(yè)，2023年，2月20日，星期四特點(diǎn)：固有的非易失性

它不同于靜態(tài)RAM，不需要備用電池來確保數(shù)據(jù)存留，也不需要磁盤作為動(dòng)態(tài)RAM的后備存儲(chǔ)器。

(2)經(jīng)濟(jì)的高密度

Intel的1M位閃速存儲(chǔ)器的成本按每位計(jì)要比靜態(tài)RAM低一半以上。閃速存儲(chǔ)器的成本僅比容量相同的動(dòng)態(tài)RAM稍高，但卻節(jié)省了輔助存儲(chǔ)器（磁盤）的額外費(fèi)用和空間。

第60頁(yè)，共80頁(yè)，2023年，2月20日，星期四特點(diǎn)：(3)可直接執(zhí)行

由于省去了從磁盤到RAM的加載步驟，查詢或等待時(shí)間僅決定于閃速存儲(chǔ)器，用戶可充分享受程序和文件的高速存取以及系統(tǒng)的迅速啟動(dòng)。

(4)固態(tài)性能

閃速存儲(chǔ)器是一種低功耗、高密度且沒有移動(dòng)部分的半導(dǎo)體技術(shù)。便攜式計(jì)算機(jī)不再需要消耗電池以維持磁盤驅(qū)動(dòng)器運(yùn)行，或由于磁盤組件而額外增加體積和重量。用戶不必再擔(dān)心工作條件變壞時(shí)磁盤會(huì)發(fā)生故障。

第61頁(yè)，共80頁(yè)，2023年，2月20日，星期四4.4存儲(chǔ)器與CPU的接口技術(shù)數(shù)據(jù)總線控制總線CPU地址總線存儲(chǔ)器圖4.19CPU與存儲(chǔ)器連接示意圖一、存儲(chǔ)器與CPU的連接第62頁(yè)，共80頁(yè)，2023年，2月20日，星期四(一)存儲(chǔ)器與CPU連接時(shí)應(yīng)注意問題1.CPU總線的負(fù)載能力。

(1)直流負(fù)載能力一個(gè)TTL電平(2)電容負(fù)載能力100PF由于存儲(chǔ)器芯片是MOS器件，直流負(fù)載很小，它的輸入電容為5－10PF。所以a.小系統(tǒng)中，CPU與存儲(chǔ)器可直連，b.大系統(tǒng)常加驅(qū)動(dòng)器,在8086系統(tǒng)中,常用8226、

8227總線收發(fā)器實(shí)現(xiàn)驅(qū)動(dòng)。第63頁(yè)，共80頁(yè)，2023年，2月20日，星期四2.

CPU的時(shí)序和存儲(chǔ)器芯片存取速度的配合選擇存儲(chǔ)器芯片要盡可能滿足CPU取指令和讀寫存儲(chǔ)器的時(shí)序要求。一般選高速存儲(chǔ)器，避免需要在CPU有關(guān)時(shí)序中插入TW，降低CPU速度，增加WAIT信號(hào)產(chǎn)生電路。第64頁(yè)，共80頁(yè)，2023年，2月20日，星期四3.存儲(chǔ)器的地址分配和選片問題。(1)確定整機(jī)存儲(chǔ)容量。(2)整機(jī)存儲(chǔ)容量在整個(gè)存儲(chǔ)空間的位置。(3)選用存儲(chǔ)器芯片的類型和數(shù)量。(4)劃分RAM、ROM區(qū)，地址分配，畫出地址分配圖。第65頁(yè)，共80頁(yè)，2023年，2月20日，星期四一般指存儲(chǔ)器的WE、OE、CS等與CPU的RD、WR等相連，不同的存儲(chǔ)器和CPU連接時(shí)其使用的控制信號(hào)也不完全相同。4.控制信號(hào)的連接第66頁(yè)，共80頁(yè)，2023年，2月20日，星期四(二)片選信號(hào)的產(chǎn)生單片的存儲(chǔ)器芯片的容量是有限的，整機(jī)的存儲(chǔ)器由若干芯片組成，應(yīng)考慮到：1.地址的分配。2.存儲(chǔ)器芯片的選擇(片選)CPU對(duì)存儲(chǔ)器操作時(shí)，先進(jìn)行片選，再?gòu)倪x中芯片中根據(jù)地址譯碼選擇存儲(chǔ)單元進(jìn)行數(shù)據(jù)的存取。第67頁(yè)，共80頁(yè)，2023年，2月20日，星期四存儲(chǔ)器空間的劃分和地址編碼是靠地址線來實(shí)現(xiàn)的。對(duì)于多片存儲(chǔ)器芯片構(gòu)成的存儲(chǔ)器其地址編碼的原則是：一般情況下，CPU能提供的地址線根數(shù)大于存儲(chǔ)器芯片地址線根數(shù)，對(duì)于多片6264與8086相連的存儲(chǔ)器，A0～A12作為片內(nèi)選址，A13～A19作為選擇不同的6264。1.低位片內(nèi)選址2.高位選擇芯片(片選)第68頁(yè)，共80頁(yè)，2023年，2月20日，星期四1.線選法：

CPU中用于“選片”的高位地址線(即存儲(chǔ)器芯片未用完地址線)若一根連接一組芯片的片選端，該根線經(jīng)反相后，連接另一組芯片的片選端，這樣一條線可選中兩組芯片，這種方法稱之為線選法。片選信號(hào)產(chǎn)生的方法第69頁(yè)，共80頁(yè)，2023年，2月20日，星期四

另一種常用的線選法是用高位地址的每一根線去分別控制各組芯片的片選端，如下圖所示：

第70頁(yè)，共80頁(yè)，2023年，2月20日，星期四芯片A19~A15A14A13A12~A0一個(gè)可用的地址范圍甲×××××10全0~全1

04000H~05FFFH

乙×××××01全0~全1

02000H~03FFFHA12~A02764（甲）2764（乙）A14A13CECE圖4.20為線選法的例子，令A(yù)13和A14分別接芯片甲和乙的片選端。可能的選擇只有10（選中芯片甲）和01（選中芯片乙）。

圖4.20線選法A19~A15因未參與對(duì)2個(gè)2764的片選控制，故其值可以是0或1（用x表示任取），這里，假定取為全0，則得到了兩片2764的地址范圍如圖中所示，顯然2片2764的重疊區(qū)各有25=32個(gè)。

第71頁(yè)，共80頁(yè)，2023年，2月20日，星期四全譯碼法中，對(duì)剩余的全部高位地址線進(jìn)行譯碼稱為全譯碼法。a.譯碼電路復(fù)雜。b.每組的地址區(qū)間是確定的、唯一的。特點(diǎn)：2.全譯碼法：第72頁(yè)，共80頁(yè)，2023年，2月20日，星期四

圖4.21為全譯碼的2個(gè)例子。前一例采用門電路譯碼，后例采用3~8譯碼器譯碼。3~8譯碼器有3個(gè)控制端：G1，G2A，G2B，只有當(dāng)G1=1，G2A=0，G2B=0，同時(shí)滿足時(shí)，譯碼輸出才有效。究竟輸出(Y0~Y7)中是哪個(gè)有效，則由選擇輸入C、B及A三端狀態(tài)決定。CBA=000時(shí)，Y0有效，CBA=001時(shí)，Y1有效，依此類推。單片2764（8K×8位，EPROM）在高位地址A19~A13=0001110時(shí)被選中。圖4.21全譯碼法G2AG1G2BY674LS138A16第73頁(yè)，共80頁(yè)，2023年，2月20日，星期四a.譯碼電路較復(fù)雜。b.每組的地址區(qū)間不唯一，有地址重疊。在譯碼法中，只對(duì)剩余的高位地址線的某幾根進(jìn)行譯碼，稱為部分譯碼法。特點(diǎn)：3.部分譯碼法(局部譯碼法)：第74頁(yè)，共80頁(yè)，2023年，2月20日，星期四圖4.22所示的電路，采用部分譯碼對(duì)4個(gè)2732芯片（4K×8位，EPROM）進(jìn)行尋址。譯碼時(shí)，未使用高位地址線A19、A18和A15。所以，每個(gè)芯片將同時(shí)具有23=8個(gè)可用且不同的地址范圍（即重疊區(qū)）。

芯片A19~A15A14~A12A11~A0一個(gè)可用地址范圍

1××00×000全0~全100000~00FFFH2××00×001全0~全101000~01FFFH3××00×010全0~全102000~02FFFH4