集成電路考點(diǎn)總結(jié)

/填空集成電路的加工過程主要是三種基本操作:形成某種材料的薄膜；在薄膜材料上形成所需要的圖形；通過摻雜改變材料的電阻率或雜質(zhì)類型.晶體管有源區(qū)、溝道區(qū)、漏區(qū)統(tǒng)稱為有源區(qū)，有源區(qū)以外的統(tǒng)稱場區(qū).當(dāng)ＭOS晶體管加有襯底偏壓時(shí),其閾值電壓將發(fā)生變化，襯底偏壓對閾值電壓的影響叫襯偏效應(yīng)（或體效應(yīng)）.P9１MOS存儲器分為隨機(jī)存儲器(ＲAM)只讀存儲器（ROM）.MOS管的RAM存儲器分為動態(tài)隨機(jī)存儲器（DRAM），靜態(tài)隨機(jī)存儲器（ＳRAM）。MOS晶體管分為ｎ溝道MOS晶體管、p溝道MOS晶體管兩類。富ＮMOS電路與富NMOS電路不能直接級聯(lián)，但可采取富NMOS與富PMOS交替級聯(lián)的方式（多米諾電路）.ＣMOS集成電路是利用ＮMOＳ和PMOS互補(bǔ)性改善電路性能的集成電路。在P型襯底上用n阱工藝制作CＭOS集成電路.等比例縮小理論包含恒定電場等比例縮小理論（CE）、恒定電壓等比例縮小理論（ＣV）、準(zhǔn)恒定電場等比例縮小理論（ＱCＥ）。名詞解釋短溝道效應(yīng):MＯS晶體管溝道越短，源漏區(qū)PN結(jié)耗盡層電荷在總的溝道耗盡層電荷中占的比例越大，使實(shí)際由柵壓控制的耗盡層電荷減少,造成閾值電壓隨溝道長度減小而下降。多米諾CMＯS電路:為避免預(yù)充—-－求值動態(tài)電路在預(yù)充期間的不真實(shí)輸出影響下一級電路的邏輯操作，富ＮMＯＳ與富NＭＯS電路不能直接級聯(lián),而是采用富NＭＯＳ與富PMOS交替級聯(lián)的方式，或用靜態(tài)反相器器隔離。MOＳ晶體管閾值電壓:溝道區(qū)源端半導(dǎo)體表面達(dá)到強(qiáng)反型所需要的柵壓，假定源和襯底共同接地（對NMOS)。亞閾值電流：在理想的電流———電壓特性中，當(dāng)時(shí)，,而實(shí)際情況是當(dāng)時(shí),MOS晶體管表面處于弱反型狀態(tài),此時(shí)很小但不為零，此電流稱為亞閾值電流。瞬態(tài)特性：當(dāng)加在MOS晶體管各端點(diǎn)的電壓隨時(shí)間變化時(shí)，會引起MＯS晶體管內(nèi)部電荷相應(yīng)變化，從而表現(xiàn)出電容特性。傳輸門陣列邏輯：用傳輸門串、并聯(lián)可以構(gòu)成一個(gè)比較規(guī)則的電路形式，這種電路形式叫傳輸門陣列。集成電路的設(shè)計(jì)方法:基于PＬＤ（可編程邏輯器件)的設(shè)計(jì)方法,半定制設(shè)計(jì)方法，定制設(shè)計(jì)方法.半定制版圖設(shè)計(jì)：是基于母片的設(shè)計(jì)，已完成大部分的工藝加工步驟，設(shè)計(jì)者只需在母片的基礎(chǔ)上根據(jù)設(shè)計(jì)要求進(jìn)行定制即可。例如基于門陣列的半定制設(shè)計(jì)（分為基于有布線通道的門陣列和基于無布線通道的門陣列（門海）).定制設(shè)計(jì)方法：分為全定制設(shè)計(jì)方法，和基于單元的定制設(shè)計(jì)方法。全定制設(shè)計(jì)方法:全定制版圖設(shè)計(jì)就是由版圖設(shè)計(jì)師繪制每一個(gè)ＭＯS管、每一條互連線的圖形并使它符合版圖設(shè)計(jì)規(guī)則要求的一種設(shè)計(jì)方法?；趩卧亩ㄖ圃O(shè)計(jì)方法:整個(gè)芯片的設(shè)計(jì)是基于已預(yù)先設(shè)計(jì)好的電路模塊（稱之為單元)，設(shè)計(jì)者只需要利用這些電路單元完成后續(xù)設(shè)計(jì)和驗(yàn)證即可。(補(bǔ)充）ESD保護(hù)：靜電釋放是MＯＳ集成電路設(shè)計(jì)中必須考慮的一個(gè)可靠性問題,靜電釋放對CMＯS集成電路的損傷不僅會引起MＯＳ器件柵擊穿，還可能誘發(fā)電路內(nèi)部的閂鎖效應(yīng),防止ＥSD應(yīng)力損傷的方法是在芯片的輸入、輸出端增加ESD保護(hù)電路。作用是：一:提供ＥSＤ電流釋放通路。二：電壓鉗位，防止過大的電壓加在MOS器件上。邏輯表達(dá)式畫電路圖二輸入與非門：二輸入或非門：問答題簡述CMＯＳ邏輯電路功耗，并簡述含義動態(tài)功耗Pd:是電路在開關(guān)過程中對輸出節(jié)點(diǎn)的負(fù)載電容充放電所消耗的功耗,也叫開關(guān)功耗.短路功耗Ｐsc：在輸入信號上升或下降過程中,在范圍內(nèi)將使NMＯＳ管PＭOS管都導(dǎo)通，出現(xiàn)從電源到地的直流導(dǎo)通電流，引起開關(guān)過程中的附加的短路功耗.靜態(tài)功耗Ps：理想情況下，CMOS邏輯電路靜態(tài)功耗為零，但由于泄漏電流的存在,使實(shí)際CMＯS電路靜態(tài)功耗不為零，泄漏電流導(dǎo)致靜態(tài)功耗的出現(xiàn)。畫圖并解釋N阱CMOS閂鎖效應(yīng)Ｎ阱CMOS剖面圖寄生雙極晶體管的等效電路發(fā)生閂鎖效應(yīng)后的I－Ｖ特性由于N阱CMOＳ結(jié)構(gòu)中的橫向寄生NPN晶體管和縱向寄生PNＰ晶體管形成正反饋電路結(jié)構(gòu)，在特定的外部條件下,將發(fā)生Ｎ阱CMOS電路電源和地線之間的低電阻狀態(tài)，即發(fā)生閂鎖效應(yīng).（或者寫書P27上的)說明CMOＳ反相器輸入上升時(shí)間、下降時(shí)間定義上升時(shí)間（tｒ）：輸出從０．１上升到0.9所需要的時(shí)間。下降時(shí)間（tf）:輸出從０。９下降到0．1所需要的時(shí)間.簡述CＭOS邏輯電路傳輸延遲時(shí)間定義、輸入延遲時(shí)間:從輸入信號上升邊的５0％到輸出信號下降邊的5０％所經(jīng)歷的延遲時(shí)間。輸出延遲時(shí)間：從輸入信號下降邊的5０％到輸出信號上升邊的50%所經(jīng)歷的延遲時(shí)間。體效應(yīng)（襯偏效應(yīng)）如何影響邏輯晶體管閾值電壓在電路工作時(shí)，加較大負(fù),使源區(qū)—－－溝道－--漏區(qū)相對襯底之間的PN結(jié)反偏，從而使耗盡層電荷增加，因而表面達(dá)到強(qiáng)反型所需要的柵電壓也增大,也就是使閾值電壓增大。(P91)相反，器件截止時(shí)，加小的正向襯底偏壓,使閾值電壓減小。ＣＭOS反相器最大噪聲容限（輸入低電平噪聲容限；輸入高電平噪聲容限）由極限輸出電平定義的噪聲容限（ｐ2１9）由單位增益點(diǎn)定義的噪聲容限由反相器邏輯閾值定義的最大噪聲容限如果當(dāng)CMOS反相器采用對稱設(shè)計(jì)時(shí)，(主要在p21９-ｐ２21)其他ＣMOＳ版圖設(shè)計(jì)規(guī)則:為了保證制作的集成電路合格并保證一定的成品率,不僅要嚴(yán)格控制各種工藝參數(shù),而且要有設(shè)計(jì)正確合理的版圖,在設(shè)計(jì)版圖時(shí)必須嚴(yán)格遵守的某些限制,稱為版圖設(shè)計(jì)規(guī)則。試說明MＯS晶體管的亞閾值電流.答：在范圍內(nèi)，MOS晶體管處于表面弱反型狀態(tài),這個(gè)區(qū)域叫做亞閾值區(qū).由于亞閾值區(qū)溝道中存在反型載流子,因而電流不為零。可恢復(fù)邏輯電路：當(dāng)輸入邏輯電平偏離理想電平時(shí),能使偏離理想電平的信號經(jīng)過幾級電路逐漸收斂到理想工作點(diǎn),最終達(dá)到合格的邏輯電平的電路。為什么說CMOS反相器是可恢復(fù)邏輯電路：CMOS反相器具有可恢復(fù)邏輯性是因?yàn)镃ＭOＳ反相器的電壓傳輸特性曲線共有這樣的特點(diǎn):在穩(wěn)定的輸出高電平或輸出低電平區(qū)，電路的增益很小,而在邏輯狀態(tài)轉(zhuǎn)變區(qū)電路的增益很大.如圖還應(yīng)考慮到串聯(lián)支路的中間節(jié)點(diǎn)電容的影響．(ｐ2４1)中間節(jié)點(diǎn)電容來源于串聯(lián)ＭOS管之間的源、漏區(qū)電容。對于下拉（N）串聯(lián)支路,為了避免中間節(jié)點(diǎn)電容對下降時(shí)間的影響，應(yīng)使晚來的信號接到最靠近輸出節(jié)點(diǎn)的ＭOＳ管上。這樣先來的信號使下面(靠近Ｇnd）的MOS管導(dǎo)通，先對中間節(jié)點(diǎn)放電。這樣有利于提高電路的響應(yīng)速度。畫出實(shí)現(xiàn)邏輯功能的電路(動態(tài)特性)書上Ｐ2６4電荷分享(書上p266）預(yù)充求值電路CＭOＳ傳輸門（CPＬ/DPＬ）看書電路最高工作頻率（書上p228）傳輸延遲時(shí)間（書上p225）電路的平均傳輸延遲時(shí)間：、如果測出環(huán)形振蕩器的工作頻率為f，則每級CMOS反相器的延遲時(shí)間為：其中ｎ是反相器的級數(shù)，其為奇數(shù)時(shí)才會發(fā)生振蕩。補(bǔ)充:自對準(zhǔn)工藝:利用多晶硅耐高溫、可做離子注入掩蔽物的特性，先制作多晶硅柵，然后以多晶硅柵極做掩蔽物進(jìn)行離子注入，在柵極兩側(cè)形成源、漏區(qū),實(shí)現(xiàn)柵－-源－-漏自對準(zhǔn)工藝。溫伯格布線策略：在全定制版圖設(shè)計(jì)方法中,輸入和輸出信號與電源線/地線平行，與構(gòu)成MOＳ管的擴(kuò)散區(qū)垂直的一種布線策略。尤拉路徑:在路徑圖中，能達(dá)到圖中所有節(jié)點(diǎn)并且每條邊都只訪問一次的路徑,稱為尤拉路徑。小尺寸MOＳ晶體管的五個(gè)二級效應(yīng):短溝道效應(yīng)，飽和區(qū)溝道長度調(diào)制特性，窄溝道效應(yīng),遷移率退化和速度飽和效應(yīng)，熱電子效應(yīng)。請簡述集成電路設(shè)計(jì)過程中的六個(gè)抽象級別和每個(gè)級別的表現(xiàn)形式：系統(tǒng)級，自然語言描述.2.?行為級,可執(zhí)行程序.3。 RTＬ級，時(shí)序狀態(tài)機(jī)。４．?