深亞微米SoC晶體管級靜態(tài)時序分析與建模

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唐培松

葉晨pstang@國家高性能集成電路（上海）設(shè)計中心

NationalHighPerformanceIC(Shanghai)DesignCenter

ABSTRACT

Withthesteadyadvanceofintegratedcircuitchiptechnologytoever-smallerfeatures,ever-morecomplexdesign,ever-largerchiparea,andever-higheroperatingfrequencies,StatictiminganalysisofSoCfacesmanynewchallenges.Inthispaper,thecharacteristicofNanoTimewasintroducedinbrief,andtheanalysisprecisionofseveralstatictiminganalysistoolswascomparedwithHSPICEindetail.TheadvantageofNanoTimewasprovidedaccordingtotheapplicationofNanoTimeinaprojectofSoC.Finally,thispapergaveabriefintroductiononthequestionsandcorrespondingsolutionsintheprocessoftiminganalysisofSoC.

KeywordsPathMill，NanoTime,PrimeTime,HSPICE,SoC,STA,P&R,hierarchy

摘要

摘要:隨著芯片的制造工藝進(jìn)入到深亞微米，SoC的設(shè)計日趨繁雜、規(guī)模急劇膨脹、頻率快速提升，這些因素都給芯片的靜態(tài)時序分析帶來前所未有的壓力和挑戰(zhàn)。本文簡要介紹了NanoTime的特點(diǎn)并對當(dāng)前主流靜態(tài)時序分析工具與HSPICE的仿真精度作了對比，結(jié)合目前設(shè)計的SoC芯片全面介紹了NanoTime的應(yīng)用流程及其優(yōu)勢，同時對遇到的問題及其解決方案做了說明。

1.0概述

隨著集成電路的制造工藝發(fā)展到90nm以及65nm，納米級效應(yīng)對時序的影響越來越顯著。特別是對于定制數(shù)字規(guī)律，確切評估這些效應(yīng)并分析出確鑿的時序信息顯得尤為重要。對定制數(shù)字規(guī)律的傳統(tǒng)分析方式是SPICE/FastSPICE仿真分析，但SPICE/FastSPICE需要大量的仿真鼓舞以及長時間的仿真運(yùn)行。而隨著現(xiàn)在規(guī)律規(guī)模和設(shè)計繁雜性的急劇增長，加上SPICE/FastSPICE動態(tài)仿真分析覆蓋率較低的弱點(diǎn)，都會導(dǎo)致芯片良率的降低和開發(fā)周期的延長，尋求并推出新的分析方法顯得尤為必要。

現(xiàn)代集成電路設(shè)計中，對某些特別規(guī)律來說，完全定制流程會比尋常的P&R流程可以獲得更優(yōu)時序和更小面積的回報。這對于我們目前設(shè)計的對性能、功耗、面積要求都比較高的SoC芯片來說特別如此。另一方面，由于芯片的規(guī)模十分大，在選擇設(shè)計流程的sign-off標(biāo)準(zhǔn)時都必需考慮服務(wù)器的運(yùn)行時間和耦合噪聲可能帶來的影響。在之前的開發(fā)流程中，我們選擇了PathMill作為時序分析工具。PathMill作為上一代標(biāo)準(zhǔn)的晶體管級的靜態(tài)時序分析工具，很好滿足了我們90nm工藝之前的芯片設(shè)計靜態(tài)時序分析的需求。但是對于目前我們采用的65nm工藝的芯片來說，PathMill已經(jīng)不能適應(yīng)新工藝的要求，并且缺乏我們目前需要的分析噪聲可能帶來的潛在影響的能力，NanoTime的推出很好地彌補(bǔ)了這個需求。

1.1NanoTime簡介

NanoTime是PathMill面向90nm以及更高工藝水平的新一代替代工具。作為針對晶體管級電路的業(yè)內(nèi)標(biāo)準(zhǔn)的靜態(tài)時序分析工具，相比PathMill，NanoTime可以提供更高的精度、性能以及易用性，可以應(yīng)對日益增

長的設(shè)計繁雜性、RC互連影響、低電壓和低功耗設(shè)計的需求，并致力于解決90nm及更高工藝帶來的挑戰(zhàn)。作為PathMill的替代工具，NanoTime繼承了PathMill的優(yōu)點(diǎn)，但是在工具的使用方式上更類似于PrimeTime。NanoTime使用完全交互的shell環(huán)境，并且可以和PrimeTime進(jìn)行SDC（SynopsysDesignConstraints）命令共享。這使得有過PathMill和PrimeTime使用經(jīng)驗的工程師能快速地把握NanoTime的使用方式。

盡管NanoTime和PathMill有著相像的功能，但是它們之間也有著顯著的區(qū)別，主要表達(dá)在以下幾個方面：l能自動識別出更多更新的電路拓?fù)浣Y(jié)構(gòu)。l時鐘的定義更加靈活，同時支持多種時鐘定義。l對于未能正確識別的拓?fù)浣Y(jié)構(gòu)，提供更豐富的配置命令。l配置命令更加靈活，特別適合一些獨(dú)特的電路結(jié)構(gòu)。

l可以識別更多類型的動態(tài)電路以及門控時鐘規(guī)律，并支持多時鐘動態(tài)電路的分析。

l提供更多路徑探尋時用戶可控制的選項，譬如：只搜尋以某個點(diǎn)為終點(diǎn)的路徑，或者只搜尋時鐘路徑而不管數(shù)據(jù)路徑。

l時序檢查基于pin，而不是net。基于pin的時序檢查精度更高，由于用戶可以在指定的pin上定義時序檢查而不是在一條net上最差的任意pin上。

l產(chǎn)生.lib或者.db格式的靜態(tài)時序模型，和其它時序分析工具有更好的兼容性；產(chǎn)生的時序模型不只攜帶了輸入到輸出的延遲信息，而且還攜帶了PathMill模型（.modeldb）中不包含的cap信息。

1.2NanoTime基本分析流程

NanoTime分析流程包含五個的階段（phase），每個階段都以一個命令作為終止，該命令報告該階段正確完成或者執(zhí)行錯誤。所有的階段都必需以特定的順序完成，每一個階段都必需成功終止才能進(jìn)入下一個階段。

NanoTime的基本分析流程如圖1.1所示：

圖1.1NanoTime基本時序分析流程

Netlist階段：設(shè)置搜尋路徑和鏈接路徑，使用register_netlist命令讀入網(wǎng)表文件。在該階段使用link_design命令讀入設(shè)計數(shù)據(jù)并作為該階段的終止。

Clockpropagationandtopologyrecognition階段：在該階段需要指定時鐘類型以及任何NanoTime不能自動識別的拓?fù)浣Y(jié)構(gòu)。該階段以check_topology命令終止，該命令對定義的時鐘信號進(jìn)行傳播并識別電路包含的拓?fù)浣Y(jié)構(gòu)。

Timingconstraintspecification階段：在該階段需要指定輸入/輸出時序約束、時序期望、運(yùn)行條件以及讀入寄生參數(shù)數(shù)據(jù)。該階段以check_design命令終止，該命令檢查時序的要求和一致性。

Pathtracingandsimulation階段：在該階段，trace_paths命令用來運(yùn)行正常的時序分析，extract_model命令用來創(chuàng)立時序模型，characterize_context命令用來提取設(shè)計的特征內(nèi)容。

Analysisreporting階段：NanoTime在該階段報告時序分析的結(jié)果，用戶可以使用report_paths/report_constraint等命令產(chǎn)生結(jié)果報告文件。

1.3和HSPICE以及PrimeTime的仿真精度對比

在早期試用NanoTime的過程中，為了驗證其仿真精度，我們搭建了一個簡單的14級BUFFER串聯(lián)的仿真電路，如圖1.2所示。

圖1.214級BUFFER串聯(lián)電路示意圖

在Chartered65nmTT工藝條件下，我們分別采用HSPICE/PrimeTime/NanoTime三種分析工具對該電路進(jìn)行了仿真分析，其中NanoTime分析分別采取了晶體管級分析和門級分析兩種方式，分析結(jié)果見表1。PathDelay

HSPICE

PrimeTim

e

Gatelevel

FàF(ps)RàR(ps)

292268

334304

326293

Transistorlevel

319285

NanoTime

表1HSPICE/PrimeTime/NanoTime仿真分析精度對比

由表1中的對比分析可以得出以下兩點(diǎn)結(jié)論：

lNanoTime工具的晶體管級分析比門級仿真分析更接近HSPICE的結(jié)果；

l無論是門級還是晶體管級分析的結(jié)果，NanoTime的分析結(jié)果都要比PrimeTime的分析結(jié)果更加接近SPICE的結(jié)果；

在實際的電路對比仿真過程中，NanoTime的分析運(yùn)行時間要比PrimeTime的分析運(yùn)行時間稍長，但是無論是PrimeTime還是NanoTime，分析運(yùn)行的時間都遠(yuǎn)遠(yuǎn)小于HSPICE仿真運(yùn)行時間。

2.0NanoTime在SoC時序分析中的應(yīng)用

2.1SoC的設(shè)計與分析概述

在我們的SoC芯片中，從時序分析的角度來看，主要包含了三大類規(guī)律：定制與綜合規(guī)律、存儲器陣列、IP模塊。對于這三種類型的規(guī)律，我們采用了不同的時序分析方法。定制與綜合規(guī)律是SoC中應(yīng)用最廣泛的，主要使用NanoTime進(jìn)行時序分析并建模。存儲器陣列采用HSPICE仿真并在確保時序滿足要求后創(chuàng)立時序模型。在最終的SoC級全局時序分析時采用NanoTime進(jìn)行層次化的分析，并將該分析結(jié)果作為最終的時序sign-off標(biāo)準(zhǔn)。

圖2.1概括地顯示了SoC的設(shè)計及時序分析的流程。在整個分析流程中，定制和綜合規(guī)律執(zhí)行的是純粹的NanoTime的時序分析，包括pre/post-layout兩個主要的分析階段，并進(jìn)行正常的時序分析和NanoTimeSI的分析。而對于存儲器陣列這類不適合進(jìn)行NanoTime分析的模塊，我們采用的是FastSPICE/SPICE仿真分析，并在確保時序結(jié)果滿足要求的狀況下創(chuàng)立時序模型。

圖2.1SoC設(shè)計分析流程示意圖

在進(jìn)行SoC全局級時序分析時，雖然PrimeTime在運(yùn)行時間上有較大的優(yōu)勢，但基于NanoTime分析精度更高的考慮，我們依舊采用了NanoTime而不是PrimeTime進(jìn)行分析。在全局分析時，底層的模塊經(jīng)過不同方式的時序分析，滿足時序要求后被創(chuàng)立成同一格式的時序模型（.db），最終連同IP的時序模型一起提交到頂層進(jìn)行NanoTime或者NanoTimeSI的層次化分析。

2.2NanoTime的應(yīng)用流程

在NanoTime分析實際應(yīng)用時，考慮到我們的SoC項目設(shè)計涉及到多個部門和眾多設(shè)計人員的聯(lián)合開發(fā)，為保證在NanoTime的分析過程保持一致的設(shè)置和檢查標(biāo)準(zhǔn)，我們對NanoTime分析進(jìn)行了流程化開發(fā)。對NanoTime的流程化開發(fā)工作基于對各種時序分析需求的深入了解，并建立在對大量庫單元進(jìn)行電路實

驗并配置的基礎(chǔ)上的。在流程開發(fā)的早期，對SoC設(shè)計所使用的各種類型的庫單元進(jìn)行電路識別試驗。對大部分NanoTime能自動識別的拓?fù)浣Y(jié)構(gòu)，并不需要配置命令，但我們在試驗中也發(fā)現(xiàn)，NanoTime不能自動識別DFF結(jié)構(gòu)，這就需要我們使用mark_*類的命令幫助NanoTime進(jìn)行識別。同時，在我們的設(shè)計中還存在著好多定制的特別單元，譬如動態(tài)電路單元，需要我們進(jìn)行大量的配置試驗以保證NanoTime能正確識別其拓?fù)浣Y(jié)構(gòu)并進(jìn)行相應(yīng)的檢查。

除對庫單元的進(jìn)行電路試驗配置外，對時鐘系統(tǒng)的處理也是NanoTime分析流程化的重點(diǎn)工作。與尋常的自動布局布線的時鐘系統(tǒng)不同，為了滿足高頻率低偏斜時鐘信號的要求，我們采用了分級全定制的時鐘系統(tǒng)，通過HSPICE仿真給出時鐘系統(tǒng)的networklatency、clockskew等指標(biāo)。在對NanoTime分析流程化時，我們并沒有讓NanoTime去分析計算時鐘系統(tǒng)的真正延遲，而是把整個時鐘系統(tǒng)作為一個理想的時鐘系統(tǒng)，并設(shè)定時鐘信號的延時等特性參數(shù)進(jìn)行分析。這樣就大大縮短了NanoTime處理時鐘系統(tǒng)帶來的時間消耗。

在完成電路圖設(shè)計后，就可以進(jìn)行前仿（pre-layout）分析，前仿分析結(jié)果并不能真正反映最終的時序狀況，其價值在于可以在早期發(fā)現(xiàn)潛在的時序問題并加以解決，從而可以避免完成幅員后發(fā)現(xiàn)嚴(yán)重的時序問題需要推倒重來的狀況。在完成幅員設(shè)計后，使用Star-RCXT進(jìn)行RC和晶體管寄生參數(shù)的抽取，在我們的分析流程中，寄生參數(shù)文件采用的是DSPF格式，NanoTime通過使用read_parasitics命令來讀取寄生參數(shù)文件并進(jìn)行反標(biāo)分析。

在對NanoTime分析進(jìn)行流程化后，最終會產(chǎn)生一個簡單的兩步走的分析流程：prent和runnt，其中prent根據(jù)所加參數(shù)完成相應(yīng)的分析環(huán)境建立和全局變量設(shè)置，runnt根據(jù)所加參數(shù)生成相應(yīng)的運(yùn)行腳本后運(yùn)行NanoTime分析并對報告的進(jìn)行處理。該流程可以根據(jù)不同的參數(shù)配置可以大致分為：pre-layout分析，post-layout分析，模塊級分析，層次化分析幾種分析模式，例如如下：n模塊級pre-layout和post-layout分析流程prent–bBlockName[-post]runnt–bBlockName[-post]

n層次化pre-layout和post-layout分析流程prent–bBlockName–mkmodel[-post]runnt–bBlockName–mkmodel[-post]prent–bBlockName–usemodel[-post]runnt–bBlockName–usemodel[-post]

NanoTime分析流程化極大地提高了設(shè)計人員的時序分析工作效率，它使得設(shè)計人員不必花大量時間熟悉NanoTime分析的運(yùn)行機(jī)制，而只需對常用的配置命令稍加把握，然后輸入流程命令并根據(jù)具體需要配上相應(yīng)參數(shù)即可十分便捷地進(jìn)行時序分析。在提供時序分析效率的同時，它也降低了因設(shè)計人員對NanoTime理解程度的差異帶來的分析結(jié)果標(biāo)準(zhǔn)不一致的風(fēng)險。

2.3動態(tài)電路組合分析

NanoTime具備強(qiáng)大的動態(tài)電路分析能力，由于我們的SoC芯片內(nèi)包含了相當(dāng)數(shù)量的動態(tài)電路，所以這也是我們選擇NanoTime作為SoC芯片主要的時序分析工具的重要原因之一。

圖2.2是我們對常見的動態(tài)電路組合做的NanoTime時序分析模型，以確保在這種動態(tài)電路組合中不會漏報時序檢查路徑。如圖2.2所示，該類動態(tài)電路組合的方式是ELATàDynamic(CK)àCATCHàDynamic(NCK)àDFF/ELAT。

圖2.2常用動態(tài)電路組合時序分析示意圖

在完成該動態(tài)組合的時序分析后，我把每一種時序檢查都在圖上作了標(biāo)示。需要做特別說明的是：對應(yīng)一致類型的時序檢查只標(biāo)示了其中的一條。通過對照NanoTime使用指南上對多米諾動態(tài)電路的分析說明，我們可以確保圖2.2所示的動態(tài)電路組合的時序檢查是完備的。

2.4NanoTimeSI分析

對于90nm工藝及以下的設(shè)計而言，噪聲是一個不得不考慮的嚴(yán)重問題。而使用HSPICE之類的工具來分析大規(guī)模電路中的偶合噪聲影響是不現(xiàn)實的。NanoTimeUltra版提供了分析耦合噪聲對時序影響的強(qiáng)大功能。在進(jìn)行NanoTimeSI分析之前，需要在抽取寄生參數(shù)文件時保存耦合電容的信息。在進(jìn)行耦合噪聲對信號延時影響的分析時，NanoTime綜合評估入侵線和受侵線之間的耦合電容、兩者的驅(qū)動強(qiáng)度以及相互施加影響的窗口重疊程度等因素，然后經(jīng)過屢屢的反復(fù)迭代分析，保證最終計算出耦合噪聲對受侵線的延時影響是最悲觀的狀況。

我們用一個簡單的反相器級聯(lián)模型進(jìn)行post-layout分析來說明NanoTimeSI的分析結(jié)果。在時序報告中，可以使用report_paths–crosstalk_delta命令報出耦合噪聲對每一級路徑延時的影響，如圖2.3所示：

圖2.3NanoTimeSI分析結(jié)果例如

在圖2.3所示的時序路徑報告中，我們可以明顯看到：對整條路徑來說，NanoTimeSI的分析結(jié)果比正常分析多了3ps的時序延時。當(dāng)然，這只是一個很小的試驗例子，而且其幅員中也沒有很長的互連線，所以耦

合噪聲對該時序路徑的影響相對比較小。但是在我們正常的時序分析中，對于規(guī)模大的模塊，耦合噪聲的影響會急劇增大。

在進(jìn)行NanoTimeSI分析時，分析運(yùn)行的時間并不會比正常的時序分析增加好多。和增加的運(yùn)行時間相比，基于NanoTimeSI的分析結(jié)果而進(jìn)行的風(fēng)險評估無疑將會在產(chǎn)品的良率方面帶來相當(dāng)可觀的收益。

2.5常見的問題及解決方案

我們使用NanoTime經(jīng)歷了多個芯片的時序分析，在日常使用的過程，也遇到了大量的問題，以下舉出一些問題和解決經(jīng)驗和大家共享。1)對模塊的分析時間過長

隨著電路規(guī)模的越來越大，我們經(jīng)常遇到一些繁雜的模塊在進(jìn)行NanoTime時序分析時運(yùn)行時間長得不可接受。遇到這種狀況，首先檢查是否模塊的規(guī)模過大，假使規(guī)模過大請考慮進(jìn)行層次化的建模分析。假使模塊的規(guī)模比較適中，請檢查模塊內(nèi)的時鐘信號數(shù)量和時鐘類型是否過多。在NanoTime進(jìn)行時序分析時，會對每一條時鐘的路徑進(jìn)行探尋分析，模塊內(nèi)時鐘信號過多會導(dǎo)致時序分析運(yùn)行時間急劇增加。

總的來說，為了將NanoTime運(yùn)行分析的時間保持在合理的范圍內(nèi)，我們建議對規(guī)模過大的模塊進(jìn)行拆分，并進(jìn)行層次化的建模分析。同時應(yīng)盡量減少時鐘信號種類和數(shù)量，假使存在多個時鐘器件并聯(lián)驅(qū)動時鐘信號的狀況，建議通過配置命令只保存一條時鐘通路上，這樣既不影響路徑搜尋的完備性，也可以使得運(yùn)行分析的時間大大縮短。

2)如何合理地進(jìn)行層次化分析

眾所周知，層次化時序分析能帶來分析速度上的收益，但是也會帶來分析精度上的損失。根據(jù)我們的經(jīng)驗，層次化分析帶來的精度損失大約在5%左右。所以，如何進(jìn)行合理的層次化時序分析是我們每個芯片進(jìn)行分析前就要考慮的問題。

時序分析層次化的劃分需要考慮以下幾個主要因素：芯片的架構(gòu)及設(shè)計人員分工，服務(wù)器的運(yùn)算能力，各個層次設(shè)計的并行度。只有綜合考慮這些因素，制定出合理的分析層次，才能取得分析時間和分析精度上折中平衡，才能保證整個芯片各個層次時序分析的順利進(jìn)行，才能使得時序分析在整個芯片設(shè)計過程起到推動作用而不是牽制作用。

3)如何處理芯片的多種模式時序分析

現(xiàn)在的芯片往往都存在多種運(yùn)行模塊，在芯片的時序分析中，往往要求對每一種運(yùn)行模式都要時序的評估和分析。以最常見的例子來說，一般的芯片中都會存在正常運(yùn)行模式和掃描測試模式。在芯片中，這兩種電路規(guī)律尋常會有相當(dāng)大部分相互交疊的狀況，譬如共用時鐘信號通路和時序器件等等。尋常狀況下掃描測試電路的頻率都比較低，這樣對掃描測試規(guī)律的時序分析檢查標(biāo)準(zhǔn)也比較低。雖然也可以使用Nano