EDA設(shè)計(jì)技術(shù)教學(xué)課件第2章可編程邏輯器件

EDA設(shè)計(jì)技術(shù)教學(xué)課件第2章可編程邏輯器件第一頁，共55頁?；窘Y(jié)構(gòu)

基本結(jié)構(gòu)均包含必不可少的邏輯單元、邏輯陣列塊、用戶存儲(chǔ)器塊、輸入輸出口、時(shí)鐘網(wǎng)絡(luò)、配置或編程接口等結(jié)構(gòu)塊。第二頁，共55頁。2.1可編程邏輯陣列PLA

第三頁，共55頁。2.2可編程陣列邏輯器件PLD16個(gè)輸入端（I1~I10和IO2~IO7）、8個(gè)輸出端O1、IO2~IO7和O8，PAL16L8、PAL20L8即PLD的典型結(jié)構(gòu)。PAL16L8的輸出口都增加了一個(gè)帶控制端的三態(tài)反相器門：當(dāng)控制端為0時(shí)，三態(tài)門處于高阻狀態(tài)，O1和O8被封鎖，IO2~IO7只能作為輸入端使用，此時(shí)PAL16L8有16個(gè)輸入口，兩個(gè)輸出口；當(dāng)控制端為1時(shí)，使能三態(tài)門，經(jīng)反相器至雙向口IO2~IO7，此時(shí)PAL16L8有16個(gè)輸入口、8個(gè)輸出口。第四頁，共55頁。2.3通用邏輯陣列器件GAL

第五頁，共55頁。2.4CPLD結(jié)構(gòu)CPLD由行列式二維結(jié)構(gòu)組成：邏輯陣列塊邏輯互聯(lián)輸入輸出全局時(shí)鐘網(wǎng)絡(luò)單元用戶閃存存儲(chǔ)塊第六頁，共55頁。LAB（邏輯陣列塊）包含10個(gè)邏輯單元LE，邏輯單元是實(shí)現(xiàn)用戶邏輯功能的最小單位，CPLD的規(guī)模按照邏輯單元的數(shù)目來評(píng)價(jià)。邏輯互聯(lián)為邏輯陣列塊之間提供快速顆粒的時(shí)間延時(shí)和邏輯互聯(lián)；CPLD四周分布的輸入輸出單元與行列式邏輯陣列塊連接，同時(shí)將輸入輸出引腳反饋到輸入輸出單元。CPLD還提供驅(qū)動(dòng)整個(gè)器件所有資源的全局時(shí)鐘網(wǎng)絡(luò)，用于存儲(chǔ)用戶數(shù)據(jù)的用戶閃存存儲(chǔ)器塊UFM。第七頁，共55頁。2.4.1邏輯陣列塊每個(gè)邏輯陣列塊由10個(gè)邏輯單元、邏輯單元進(jìn)位鏈、邏輯陣列塊控制信號(hào)、本地互聯(lián)、查找表鏈、寄存器鏈組成。本地互聯(lián)負(fù)責(zé)LAB內(nèi)各邏輯單元的信號(hào)傳輸查找表鏈、寄存器鏈各自負(fù)責(zé)本邏輯陣列塊內(nèi)邏輯單元查找表的輸出與鄰近邏輯單元之間的快速傳輸?shù)诎隧摚?5頁。第九頁，共55頁。邏輯陣列塊每個(gè)邏輯陣列塊通過控制信號(hào)獨(dú)立地驅(qū)動(dòng)陣列塊內(nèi)的10個(gè)邏輯單元控制信號(hào)包括兩個(gè)時(shí)鐘信號(hào)、時(shí)鐘使能信號(hào)、異步清零信號(hào)，一個(gè)同步清零信號(hào)、異步加載/預(yù)置信號(hào)、同步加載信號(hào)和加法/減法控制信號(hào)第十頁，共55頁。2.4.2邏輯單元邏輯單元LE是CPLD邏輯器件實(shí)現(xiàn)邏輯功能的最小單位第十一頁，共55頁。2.4.3用戶Flash存儲(chǔ)器塊用戶Flash存儲(chǔ)器塊UFM是某些CPLD自帶的、專門向用戶提供的EEPROM型非易失性信息存儲(chǔ)器UFM經(jīng)邏輯互聯(lián)與邏輯陣列連接在一起，而且可與邏輯單元接口，其接口的總線寬度最多到16位512字節(jié)UFM分為UFM0和UFM1兩個(gè)扇區(qū)使用、共8192位的存儲(chǔ)空間實(shí)現(xiàn)編程、數(shù)據(jù)擦除、自動(dòng)增量尋址、可編程接口、內(nèi)部時(shí)鐘等功能第十二頁，共55頁。2.4.4輸入輸出口CPLD提供了豐富的器件資源和功能，特別是輸入輸出口的端口數(shù)目、訪問與控制方式CPLD的IO口支持LVTTL、LVCMOS標(biāo)準(zhǔn)可以在1.5V、1.8V、2.5V和3.3V等多電壓內(nèi)核下工作利用集成開發(fā)軟件進(jìn)行可編程控制端口的驅(qū)動(dòng)強(qiáng)度、轉(zhuǎn)換速率、輸入延時(shí)，可配置弱上拉電阻、三態(tài)緩沖、開路集輸出、施密特觸發(fā)器輸入第十三頁，共55頁。遵循JTAG協(xié)議對(duì)CPLD進(jìn)行編程或邊界掃描測(cè)試CPLD增加了快速輸出口，以大幅度減少輸出延時(shí)和傳輸延時(shí)而不需要使能信號(hào)或輸入信號(hào)第十四頁，共55頁。2.5FPGA結(jié)構(gòu)FPGA的器件內(nèi)核由邏輯陣列塊、M4K/M9K/M144K存儲(chǔ)器塊、時(shí)鐘網(wǎng)絡(luò)、鎖相環(huán)、輸入輸出塊、配置接口等組成邏輯單元采用4輸入口的查找表結(jié)構(gòu)，各結(jié)構(gòu)塊與CPLD基本相同（1個(gè)FPGA邏輯陣列塊含16個(gè)邏輯單元）第十五頁，共55頁。2.5.1嵌入式乘法器為了在FPGA上實(shí)現(xiàn)DSP處理系統(tǒng)的低功耗、低價(jià)格和高性能要求，很多FPGA都嵌入規(guī)模不等的乘法器每個(gè)乘法器的位數(shù)是可編程的可選擇并配置為18x18或9x9乘法器將乘法器進(jìn)行級(jí)聯(lián)第十六頁，共55頁。嵌入式乘法器第十七頁，共55頁。2.5.2輸入輸出口與CPLD不同的是，F(xiàn)PGA的輸入輸出口可選擇直接連通或經(jīng)過觸發(fā)器鎖存兩種方式，前者主要是為了滿足輸入輸出口高速連通性能的需要第十八頁，共55頁。FPGA的輸入輸出口第十九頁，共55頁。2.5.3時(shí)鐘網(wǎng)絡(luò)和鎖相環(huán)邏輯塊FPGA的時(shí)鐘網(wǎng)絡(luò)由數(shù)目不等的時(shí)鐘CLK、時(shí)鐘選擇開關(guān)MUX、鎖相環(huán)邏輯PLL、時(shí)鐘控制塊等組成。每個(gè)鎖相環(huán)邏輯模塊生成五路時(shí)鐘信號(hào)，經(jīng)多路開關(guān)和時(shí)鐘控制塊，輸出全局時(shí)鐘。第二十頁，共55頁。時(shí)鐘選擇和時(shí)鐘控制塊第二十一頁，共55頁。鎖相環(huán)邏輯PLL由時(shí)鐘輸入、時(shí)鐘切換邏輯、分頻計(jì)數(shù)器、鎖定控制電路、相位比較器、濾波器、壓控振蕩器、多路開關(guān)、范圍檢測(cè)電路、延時(shí)補(bǔ)償?shù)冉M成。PLL分為兩種：通用PLL和多用途PLL，通用PLL主要用于FPGA的外設(shè)或接口時(shí)鐘，多用途PLL用于收發(fā)器時(shí)鐘。第二十二頁，共55頁。多用途鎖相環(huán)邏輯PLL結(jié)構(gòu)第二十三頁，共55頁。2.5.4高速差分接口FPGA的高速差分接口支持LVDS、BLVDS、RSDS、PPDS等多種高速I/O標(biāo)準(zhǔn)，利用高速串行接口（HSSI）的輸入?yún)⒖紩r(shí)鐘和差分端口，發(fā)送或接收數(shù)據(jù)。LVDSI/O標(biāo)準(zhǔn)的最大差輸出電壓可達(dá)600mV，根據(jù)不同的頻率范圍，輸入電壓范圍可低至1.0V_1.6V，0.5V_1.85V或0V_1.8V。第二十四頁，共55頁。FPGA的LVDS接口電路結(jié)構(gòu)第二十五頁，共55頁。FPGA的BLVDS接口電路結(jié)構(gòu)第二十六頁，共55頁。2.5.5存儲(chǔ)器塊FPGA以9K位每塊或144K位每塊構(gòu)成不同規(guī)模的嵌入式存儲(chǔ)器塊，便于用戶以尋址方式訪問片上存儲(chǔ)器可將存儲(chǔ)器配置為RAM、ROM、移位寄存器、FIFO等不同類型存儲(chǔ)器，可選擇單端方式存儲(chǔ)器、簡(jiǎn)單雙端方式存儲(chǔ)器、純雙端方式存儲(chǔ)器、移位寄存器、ROM和FIFO第二十七頁，共55頁。2.5.5.1單端存儲(chǔ)器單端存儲(chǔ)器不能同時(shí)對(duì)同一地址單元進(jìn)行讀寫操作。在寫操作的同時(shí)，若讀使能信號(hào)rden有效，存儲(chǔ)器的輸出可能是新寫入的數(shù)據(jù)，也可能是過去寫入的數(shù)據(jù)被當(dāng)前尋址的結(jié)果；在寫操作的同時(shí)，若讀使能信號(hào)rden無效，則讀出的數(shù)據(jù)是前一次寫入的數(shù)據(jù)。第二十八頁，共55頁。單端存儲(chǔ)器的框圖及其時(shí)序第二十九頁，共55頁。2.5.5.2簡(jiǎn)單雙端方式存儲(chǔ)器簡(jiǎn)單雙端存儲(chǔ)器可以同時(shí)對(duì)不同地址單元進(jìn)行讀寫操作，，對(duì)同一地址同時(shí)進(jìn)行讀寫操作，結(jié)果可能是未知數(shù)據(jù)或前一次寫入的數(shù)據(jù)。若不考慮同時(shí)讀寫同一地址單元的結(jié)果，可通過與QUATUSII同類的Megawizard插件管理器將該情況下的輸出結(jié)果設(shè)定為“Don’tCare”或“OldData”。第三十頁，共55頁。2.5.5.3純雙端方式存儲(chǔ)器純雙端方式存儲(chǔ)器支持存儲(chǔ)器A和B兩端口在不同時(shí)鐘頻率下的任意地址的讀寫組合操作：兩端口同時(shí)讀、兩端口同時(shí)寫、一個(gè)端口讀另一端口寫。不過，應(yīng)盡量避免在同一時(shí)間對(duì)兩端口的同一地址進(jìn)行寫操作，此時(shí)將發(fā)生寫操作沖突，導(dǎo)致寫入未知結(jié)果。第三十一頁，共55頁。純雙端方式存儲(chǔ)器框圖及其時(shí)序第三十二頁，共55頁。2.5.5.4移位寄存器一個(gè)規(guī)模為w*m*n的移位寄存器是指輸入數(shù)據(jù)的數(shù)據(jù)寬度為w、長度為m、抽頭數(shù)為n，存儲(chǔ)空間必須小于或等于M9K存儲(chǔ)塊或M144K存儲(chǔ)塊的最大位數(shù)（9K位或144K位），而且必須小于或等于存儲(chǔ)塊的最大數(shù)據(jù)寬度（36位）。若一個(gè)存儲(chǔ)塊的容量不夠，可將M9K或M144K存儲(chǔ)塊級(jí)聯(lián)使用。第三十三頁，共55頁。FPGA的嵌入式移位寄存器第三十四頁，共55頁。2.5.5.5ROM存儲(chǔ)器FPGA的嵌入式ROM存儲(chǔ)器以指定文件格式的初始化文件寫入ROM數(shù)據(jù)，例如Altera公司的CycloneII/III/IV系列，使用.mif格式的ROM初始化格式文件。將ROM存儲(chǔ)器當(dāng)作單端口方式存儲(chǔ)器進(jìn)行讀操作第三十五頁，共55頁。2.6配置與編程配置或編程:CPLD或FPGA是電子系統(tǒng)運(yùn)行的物理載體，在投入正式運(yùn)行階段（即用戶工作模式）之前，必須將物理載體的邏輯關(guān)系和互聯(lián)關(guān)系映射到邏輯器件配置或編程的區(qū)別:存儲(chǔ)邏輯和互聯(lián)數(shù)據(jù)的存儲(chǔ)器是易失性存儲(chǔ)器（如SRAM）還是非易失性存儲(chǔ)器（如EEPROM）第三十六頁，共55頁。配置FPGA利用SRAM存儲(chǔ)邏輯和互聯(lián)映射數(shù)據(jù)。每次接通電源、復(fù)位結(jié)束、進(jìn)入配置狀態(tài)之后，SRAM都要重新從EEPROM、Flash等外部存儲(chǔ)器加載邏輯和互聯(lián)映射數(shù)據(jù)，以初始化FPGA內(nèi)部的寄存器和輸入輸出口，最后進(jìn)入用戶工作模式的運(yùn)行狀態(tài)。因此，向FPGA的EEPROM、Flash等外部存儲(chǔ)器寫入數(shù)據(jù)的過程稱為配置。第三十七頁，共55頁。FPGA的配置過程第三十八頁，共55頁。FPGA的配置方式激活串行方式（AS方式）被動(dòng)串行方式（PS方式）快速被動(dòng)串行方式（FPP方式）JTAG配置方式第三十九頁，共55頁。CPLD的編程CPLD采用非易失性的EEPROM存儲(chǔ)器存儲(chǔ)邏輯和互聯(lián)映射數(shù)據(jù)；每次對(duì)CPLD上電之后，直接讀取EEPROM，使CPLD進(jìn)入用戶工作模式。向CPLD的ROM寫入數(shù)據(jù)的過程稱為編程，其狀態(tài)轉(zhuǎn)換機(jī)制與FPGA類似第四十頁，共55頁。2.6.1在系統(tǒng)編程接口在系統(tǒng)編程（ISP）接口：在配置或編程之前將FPGA或CPLD組裝在印刷電路板上，與編程、測(cè)試設(shè)備一起構(gòu)成系統(tǒng)開發(fā)、驗(yàn)證、評(píng)估平臺(tái)，快速、高效地實(shí)施編程和調(diào)試需求而設(shè)立的接口。該接口遵循IEEEStd.1149.1-1990或IEEEStd.1149.6-1990的聯(lián)合測(cè)試行動(dòng)組（JTAG）接口標(biāo)準(zhǔn)。第四十一頁，共55頁。在系統(tǒng)編程：經(jīng)在電路測(cè)試（ICT）、嵌入式處理器或?qū)Ｓ孟螺d電纜，按照IEEEStd.1532和相關(guān)標(biāo)準(zhǔn)規(guī)定的編程算法，經(jīng)過進(jìn)入ISP、器件ID檢查、擦除數(shù)據(jù)、編程、校驗(yàn)、退出ISP共6個(gè)狀態(tài)，實(shí)現(xiàn)在系統(tǒng)編程。第四十二頁，共55頁。2.6.1.1JTAG接口JTAG接口是遵循IEEEStd.1149.1標(biāo)準(zhǔn)，使用四個(gè)功能引腳的信號(hào)線。CPLD或FPGA與JTAG電纜一起構(gòu)成JTAG鏈，實(shí)現(xiàn)邊界掃描測(cè)試（BST）、訪問CPLD或FPGA內(nèi)部資源。引腳描述功能TDI測(cè)試數(shù)據(jù)輸入在TCK的上升沿，輸入串行數(shù)據(jù)和指令，正常工作狀態(tài)下，需外部上拉電阻，TDO測(cè)試數(shù)據(jù)輸出在TCK的上升沿，輸出串行數(shù)據(jù)和指令。TMS測(cè)試方式選擇控制IEEEStd.1149.1JTAG狀態(tài)機(jī)的輸入引腳。TCK測(cè)試時(shí)鐘為JTAG電路提供時(shí)鐘信號(hào)，最大工作頻率為10MHz。正常工作狀態(tài)下，需外部下拉電阻，第四十三頁，共55頁。2.6.1.2JTAG編程/配置方式JTAG配置方式用于FPGA的在系統(tǒng)實(shí)時(shí)調(diào)試，將配置目標(biāo)文件直接下載到FPGA的SRAM，從FPGA或CPLD讀出測(cè)試信息，實(shí)現(xiàn)邊界掃描測(cè)試，具有速度快、接口簡(jiǎn)單的特點(diǎn)。第四十四頁，共55頁。JTAG的單片配置/編程第四十五頁，共55頁。JTAG鏈的多片配置/編程第四十六頁，共55頁。2.6.1.3PS配置方式被動(dòng)串行配置方式（PS方式）將FPGA當(dāng)作從機(jī)，被動(dòng)地接收、執(zhí)行CPLD或微處理器等外部主機(jī)發(fā)來的配置數(shù)據(jù)和配置命令第四十七頁，共55頁。PS配置方式第四十八頁，共55頁。2.6.1.4AS配置方式激活串行方式（AS方式）將FPGA當(dāng)作橋接器件，將JTAG接口的配置數(shù)據(jù)文件經(jīng)FPGA傳遞，保存在EPCS系列非易失性存儲(chǔ)器中，文件格式為EPCSJTAG間接配置器件編程文件（.jic文件）。第一階段，加載SFL設(shè)計(jì)。第二階段，配置器件的在系統(tǒng)編程。第三階段，重配置。第四十九頁，共55頁。AS配置方式第五十頁，共55頁。2.6.2設(shè)計(jì)安全設(shè)計(jì)安全是為了保護(hù)基于CPLD或FPGA的系統(tǒng)知識(shí)產(chǎn)權(quán)被非法獲取或利用而采取的設(shè)計(jì)方法：防復(fù)制防逆向工程防調(diào)和。第五十一頁，共55頁。2.6.2.1防復(fù)制FPGA的防復(fù)制機(jī)制第五十二頁，共55頁。防逆向