常用組合邏輯電路與應(yīng)用

常用組合邏輯電路與應(yīng)用第一頁，共66頁。第三章常用組合邏輯電路芯片

及應(yīng)用（8）

引言3.1組合邏輯電路的基本概念3.2組合邏輯電路分析和設(shè)計(jì)方法3.3組合邏輯電路中的競爭冒險(xiǎn)3.4常用組合邏輯電路芯片及應(yīng)用小結(jié)第二頁，共66頁。引言

典型數(shù)字控制系統(tǒng)實(shí)例從本章開始，將介紹這些中、大規(guī)模集成組合邏輯電路。常用的中、大規(guī)模集成組合邏輯電路有編碼器和譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器、數(shù)值比較器、算術(shù)邏輯運(yùn)算單元。對于這些常用的集成組合邏輯電路，著重分析它們的功能及基本的應(yīng)用方法。在學(xué)習(xí)這些內(nèi)容的過程中，要以前面所學(xué)習(xí)的真值表、邏輯代數(shù)、卡諾圖等作為工具，進(jìn)行邏輯電路的分析與設(shè)計(jì)。@第三頁，共66頁。引言編碼器譯碼器寄存器0123456789-+碼制轉(zhuǎn)換器比較器計(jì)數(shù)器加法器寄存器碼制轉(zhuǎn)換器譯碼器MUX藥片數(shù)傳感器閥門每瓶的藥片數(shù)總裝瓶藥片數(shù)量顯示新瓶到位計(jì)數(shù)器清零瓶內(nèi)實(shí)際藥片數(shù)（十進(jìn)制）每瓶藥片的設(shè)定數(shù)（十進(jìn)制）每瓶藥片的設(shè)定數(shù)（BCD編碼數(shù)）設(shè)定鍵盤遠(yuǎn)程控制臺瓶內(nèi)實(shí)際藥片數(shù)（十進(jìn)制）比較相等信號第四頁，共66頁。3.3組合邏輯電路中的競爭冒險(xiǎn)3.3.1產(chǎn)生競爭冒險(xiǎn)的原因3.3.2消去競爭冒險(xiǎn)的方法第五頁，共66頁。3.4常用組合邏輯電路芯片及應(yīng)用

3.4.1編碼器

3.4.2譯碼器和數(shù)據(jù)分配器

3.4.3數(shù)據(jù)選擇器

3.4.4數(shù)值比較器

3.4.5算術(shù)運(yùn)算器

3.4.6常用組合邏輯電路應(yīng)用實(shí)例第六頁，共66頁。3.1組合邏輯電路的基本概念組合邏輯電路定義：

在任何時(shí)刻，輸出狀態(tài)只決定于同一時(shí)刻各輸入狀態(tài)的組合，而與先前狀態(tài)無關(guān)的邏輯電路稱為組合邏輯電路。

@

組合邏輯電路A0A1：：An-1Y0Y1：：Ym-1Y輸出A輸入Y0=F0(A0,A1,…,An-1)Y0=F0(A0,A1,…,An-1)﹕﹕Ym-1=Fm-1(A0,A1,…,An-1)第七頁，共66頁。3.1組合邏輯電路的基本概念組合邏輯電路特點(diǎn)：

（1）輸出、輸入之間沒有反饋延遲通路；（2）電路中不含記憶單元。組合電路邏輯功能表示：組合電路是邏輯函數(shù)的電路實(shí)現(xiàn)，所以表示邏輯函數(shù)的幾種方法—真值表、卡諾圖、邏輯表達(dá)式及時(shí)序圖均可表示組合電路的邏輯功能組合邏輯電路的分類：

按照功能特點(diǎn)可分為：編碼器、譯碼器、數(shù)據(jù)選擇器、分配器、比較器、加法器等。@第八頁，共66頁。3.2組合邏輯電路的分析和設(shè)計(jì)電路分析的目的目的是為了確定已知電路的邏輯功能，所以分析的結(jié)論是指出電路所實(shí)現(xiàn)的邏輯功能。

電路分析的步驟（1）由邏輯圖寫出各輸出端的邏輯表達(dá)式；（2）化簡和變換各邏輯表達(dá)式；（3）列出真值表；（4）根據(jù)真值表和邏輯表達(dá)式對邏輯電路進(jìn)行分析，最后確定其功能。

實(shí)例@第九頁，共66頁。3.2組合邏輯電路的分析和設(shè)計(jì)例：試分析如圖所示電路的邏輯功能。圖中輸入信號A、B、C、D是一組四位二進(jìn)制代碼&&&&&&&&&&&&ABCDWXY第十頁，共66頁。3.2組合邏輯電路的分析和設(shè)計(jì)解（1）寫出邏輯表達(dá)式：（2）進(jìn)行化簡：第十一頁，共66頁。3.2組合邏輯電路的分析和設(shè)計(jì)

（3）列真值表：（4）功能說明：由真值表可知，此電路實(shí)現(xiàn)的邏輯功能是檢奇電路。@ABCDY00000000110010100110010010101001100011111000110010101001011111000110111110111110第十二頁，共66頁。3.2組合邏輯電路的分析和設(shè)計(jì)電路設(shè)計(jì)的目的

組合邏輯電路設(shè)計(jì)的目的是根據(jù)邏輯功能設(shè)計(jì)出實(shí)現(xiàn)該功能的電路。

電路設(shè)計(jì)的步驟（1）根據(jù)對電路邏輯功能的要求，列出真值表；（2）由其值表寫出邏輯表達(dá)式；（3）簡化和變換邏輯表達(dá)式，從而畫出邏輯圖。注意點(diǎn)組合邏輯電路的設(shè)計(jì)，通常以電路簡單，所用器件的數(shù)目和種類最少為目標(biāo)實(shí)例@第十三頁，共66頁。3.2組合邏輯電路的分析和設(shè)計(jì)例：試設(shè)計(jì)將十進(jìn)制的四位二進(jìn)制碼（8421）BCD轉(zhuǎn)換成典型格雷碼解：（1）分析題意，確定輸入變量與輸出變量的數(shù)目

@第十四頁，共66頁。3.2組合邏輯電路的分析和設(shè)計(jì)（2）列真值表輸入變量輸出變量B3B2B1B0G3G2G1G0000000000001000100100011001100100100011001010111011001010111010010001100100111011010ΦXXX1011XXXX1100XXXX1101XXXX1110XXXX1111XXXX第十五頁，共66頁。3.2組合邏輯電路的分析和設(shè)計(jì)

（3）根據(jù)真值表，填寫輸出函數(shù)卡諾圖B3B20001111000010101010111XΦΦΦ1001Φ10001111000001101110011ΦΦΦΦ1000ΦΦB1B0G1卡諾圖B3B2B1B0G0卡諾圖G0G1第十六頁，共66頁。3.2組合邏輯電路的分析和設(shè)計(jì)

（3）根據(jù)真值表，填寫輸出函數(shù)卡諾圖0001111000000001111111ΦΦΦΦ1011ΦΦ0001111000000001000011ΦΦΦΦ1011ΦΦB3B2B1B0G3卡諾圖B3B2B1B0G2卡諾圖G2G3第十七頁，共66頁。3.2組合邏輯電路的分析和設(shè)計(jì)（4）化簡并寫出邏輯代數(shù)式（5）、由邏輯代數(shù)式畫出邏輯圖@＝1＝1B0B1G0＝1B2G2G1B3G3第十八頁，共66頁。3.2組合邏輯電路的分析和設(shè)計(jì)邏輯代數(shù)是分析和設(shè)計(jì)邏輯電路的工具組合邏輯電路的輸出狀態(tài)只決定于同一時(shí)刻的輸入狀態(tài)。組合邏輯電路的分析目的是為了確定已知電路的邏輯功能，步驟：寫出各輸出端的邏輯表達(dá)式、化簡和變換各邏輯表達(dá)式、列出真值表、確定功能。

應(yīng)用邏輯門電路設(shè)計(jì)組合邏輯電路的步驟是：列出真值表、寫出邏輯表達(dá)式、化簡和變換、畫出邏輯圖小結(jié)：第十九頁，共66頁。3.3.1產(chǎn)生競爭冒險(xiǎn)的原因競爭冒險(xiǎn)的現(xiàn)象由于邏輯門輸出的延遲，當(dāng)一個(gè)邏輯門的幾個(gè)輸入端經(jīng)不同的路徑輸入信號時(shí)，會(huì)產(chǎn)生錯(cuò)誤的邏輯輸出信號，這種現(xiàn)象稱為競爭冒險(xiǎn)。產(chǎn)生競爭冒險(xiǎn)的原因當(dāng)電路中存在由反相器產(chǎn)生的互補(bǔ)信號，且在互補(bǔ)信號的狀態(tài)發(fā)生變化時(shí)，由于反相器的輸出延時(shí)，可能出現(xiàn)冒險(xiǎn)現(xiàn)象。實(shí)例

@第二十頁，共66頁。3.3.2消去競爭冒險(xiǎn)的方法發(fā)現(xiàn)并消掉互補(bǔ)變量

例如增加乘積項(xiàng)輸出端并聯(lián)電容器@第二十一頁，共66頁。3.4.1編碼器

1、編碼器的定義與功能2、集成電路編碼器第二十二頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器

1、譯碼器的定義及功能2、集成電路譯碼器3、數(shù)據(jù)分配器第二十三頁，共66頁。3.4.3數(shù)據(jù)選擇器

1、數(shù)據(jù)選擇器的定義及功能

2、集成電路數(shù)據(jù)選擇器第二十四頁，共66頁。3.4.4數(shù)值比較器1、數(shù)值比較器的定義及功能2、集成數(shù)值比較器第二十五頁，共66頁。3.4.5算術(shù)運(yùn)算器1、半加器和全加器2、多位數(shù)加法器3、集成加法器及應(yīng)用第二十六頁，共66頁。小結(jié)

常用的中規(guī)模組合邏輯器件包括編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)比較器、加法器等。它們可通過輸入、輸出使能端擴(kuò)展為更復(fù)雜的邏輯系統(tǒng)。應(yīng)用組合邏輯器件進(jìn)行組合邏輯電路設(shè)計(jì)時(shí)，可用第三章的組合邏輯電路設(shè)計(jì)步驟。@第二十七頁，共66頁。3.4.1編碼器——編碼器的定義與功能編碼器的定義將某一位有效的輸入信息變換為以二進(jìn)制按一定的規(guī)律編排的代碼（多位輸出信息），使每組代碼都對應(yīng)一位有效輸入信息，這種功能稱為編碼。具有編碼功能的邏輯電路稱為編碼器。二進(jìn)制編碼位數(shù)n與輸入信息個(gè)數(shù)m有如下關(guān)系：m2n@第二十八頁，共66頁。3.4.1編碼器——編碼器的定義與功能4線-2線編碼器四位輸入信息，二位編碼輸出信息。輸入輸出I0I1I3I4Y1Y0100000010001001010000111@第二十九頁，共66頁。3.4.1編碼器——編碼器的定義與功能優(yōu)先編碼器在兩個(gè)或更多個(gè)同時(shí)輸入時(shí)，編碼器能夠根據(jù)規(guī)定好的先后次序，即優(yōu)先級別，只對優(yōu)先級別高的輸入進(jìn)行編碼，具有上述功能的邏輯部件稱為優(yōu)先編碼器。4線-2線優(yōu)先編碼器四位輸入信息，二位編碼輸出信息。鍵盤輸入8421BCD碼編碼器功能表

@輸入輸出I0I1I2I3Y1Y0100000x10001xx1010xxx111第三十頁，共66頁。3.4.1編碼器——集成電路編碼器8線-3線優(yōu)先編碼器74148

（CD4532）

功能表邏輯圖及化簡可得各輸出的表達(dá)式：輸入使能端——只有其輸入有效信號時(shí)，該器件才處于工作狀態(tài)，器件才具有其邏輯功能。輸出使能端——當(dāng)其輸出有效信號時(shí)，指示該器件正處于工作狀態(tài)，器件具有其邏輯功能。8線-3線優(yōu)先編碼器74148的應(yīng)用

@第三十一頁，共66頁。3.4.1編碼器——集成電路編碼器第三十二頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——定義及功能譯碼器的定義及功能譯碼的功能是將具有特定含義的二進(jìn)制碼（多位輸入信號）進(jìn)行辨別，并轉(zhuǎn)換成一位的有效的輸出信號（地址譯碼）或轉(zhuǎn)換成另一種二進(jìn)制編碼（代碼轉(zhuǎn)換）。具有譯碼功能的邏輯電路稱為譯碼器。

n位的二進(jìn)制碼和m個(gè)輸出信號之間有如下關(guān)系：m=2n2線4線譯碼器

功能表二位二進(jìn)制碼輸入，四個(gè)輸出控制信號，其邏輯表達(dá)式為：@第三十三頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——集成譯碼器74138集成譯碼器

功能表三位輸入二進(jìn)制碼，八個(gè)輸出信號其邏輯表達(dá)式為：@第三十四頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——集成譯碼器74138集成譯碼器應(yīng)用

1.用譯碼器實(shí)現(xiàn)邏輯函數(shù)例：用3-8譯碼器實(shí)現(xiàn)邏輯函數(shù)解：1）將使能端接成有效，使譯碼器工作有效，即G1接5V，G2A、G2B接地。

2）將輸入變量X、Y、Z分別接到譯碼器的輸入C、B、A端，則：

@第三十五頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——集成譯碼器74138集成譯碼器應(yīng)用

2.功能擴(kuò)展例：用3-8譯碼器擴(kuò)展為4-16譯碼器，其中4-16譯碼器的輸入變量為D0、D1、D2、D3；輸出變量為Z0、Z1、……Z14、Z15G1G2/D3D2/CD1/BD0/AZ15Z14…Z8Z7Z6…Z1Z01000011111101000111111011…………………………101111110111G2G1/D3D2/CD1/BD0/AZ15Z14…Z8Z7Z6…Z1Z00100011011110…………………………011101011111011110111111@第三十六頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——集成譯碼器74138集成譯碼器應(yīng)用

2.功能擴(kuò)展@G1G2AG2BG1G2AG2BABCABC第三十七頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——集成譯碼器7442二－十進(jìn)制譯碼器

二－十進(jìn)制譯碼器是碼制變換譯碼器，它是將輸入BCD碼的10個(gè)代碼譯成10個(gè)高低電平輸出信號。七段顯示譯碼器

1）七段式數(shù)字顯示器（數(shù)碼管）

2）七段顯示譯碼驅(qū)動(dòng)電路

3）7448集成七段顯示譯碼器

（74HC4511）能將十進(jìn)制的8421BCD碼轉(zhuǎn)換成點(diǎn)亮分段式數(shù)字顯示器顯示碼，所以該譯碼器是代碼轉(zhuǎn)換器。@第三十八頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——集成譯碼器第三十九頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——集成譯碼器七段顯示譯碼驅(qū)動(dòng)電路

1)邏輯抽象－－即確定邏輯輸入輸出變量輸入A3、A2、A1、A0組成8421BCD碼輸出Ya、Yb、Yc、Yd、Ye、Yf、Yg組成驅(qū)動(dòng)數(shù)碼管信號，若采用共陽極數(shù)碼管，則Ya～yg應(yīng)為低電平有效

2）建立真值表

3）畫卡諾圖

4）寫出邏輯表達(dá)式

5）畫出邏輯圖@第四十頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——集成譯碼器第四十一頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——集成譯碼器第四十二頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——集成譯碼器第四十三頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——集成譯碼器第四十四頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——集成譯碼器BCD七端譯碼顯示邏輯電路第四十五頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——集成譯碼器第四十六頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——數(shù)據(jù)分配器數(shù)據(jù)分配器定義數(shù)據(jù)分配是將一個(gè)源數(shù)據(jù)根據(jù)需要送到多個(gè)不同的通道上去，實(shí)現(xiàn)數(shù)據(jù)分配功能的邏輯電路稱為數(shù)據(jù)分配器。數(shù)據(jù)分配器實(shí)現(xiàn)數(shù)據(jù)分配器可以用唯一地址譯碼器實(shí)現(xiàn)。如用74138譯碼器實(shí)現(xiàn)@第四十七頁，共66頁。3.4.2譯碼器和數(shù)據(jù)分配器——數(shù)據(jù)分配器數(shù)據(jù)分配器實(shí)現(xiàn)例如，當(dāng)G1=1，G2B=0，CBA=010時(shí)：同理，當(dāng)G1=1，G2B=0，CBA=100時(shí)：所以：G2A=1，則Y2=1或Y4=1；G2A=0，則Y2=0或Y4=0

譯碼器作為數(shù)據(jù)分配器的功能表

@第四十八頁，共66頁。3.4.3數(shù)據(jù)選擇器——定義及功能

數(shù)據(jù)選擇定義數(shù)據(jù)選擇是指經(jīng)過選擇，把多個(gè)通道的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上去。實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路稱為數(shù)據(jù)選擇器。多路輸入，一路輸出。是數(shù)據(jù)分配器逆過程。4選1數(shù)據(jù)選擇器

功能表

輸出端邏輯表達(dá)式為：

第四十九頁，共66頁。3.4.3數(shù)據(jù)選擇器——集成數(shù)據(jù)選擇器74LS151集成電路數(shù)據(jù)選擇器

功能表

多位數(shù)據(jù)輸出選擇可用一位選擇器并聯(lián)組成，大于八位數(shù)據(jù)輸入選擇可用一位選擇器串聯(lián)組成。數(shù)據(jù)選擇器的應(yīng)用

1）邏輯函數(shù)產(chǎn)生器例：

2）實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換@

第五十頁，共66頁。3.4.3數(shù)據(jù)選擇器——集成數(shù)據(jù)選擇器2位八選一數(shù)據(jù)選擇器的連接方法第五十一頁，共66頁。3.4.3數(shù)據(jù)選擇器——集成數(shù)據(jù)選擇器用兩片8選1數(shù)據(jù)選擇器擴(kuò)展為16選一數(shù)據(jù)選擇器的邏輯圖第五十二頁，共66頁。3.4.4數(shù)值比較器——定義及功能

數(shù)值比較器的定義數(shù)值比較器就是對兩數(shù)A、B進(jìn)行比較，以判斷其大小的邏輯電路。比較結(jié)果有A＞B、A＜B以及A＝B三種情況。一位數(shù)值比較器

真值表由比較器的定義推出比較器的輸出邏輯式：兩位數(shù)值比較器

真值表同理可得兩位比較器的輸出邏輯式：@第五十三頁，共66頁。3.4.4數(shù)值比較器——集成數(shù)值比較器集成數(shù)值比較器74LS8574LS85是4位數(shù)值比較器，與兩位數(shù)值比較器相同從高位逐位比較得到結(jié)果。并帶有擴(kuò)展輸入輸出使能位。功能表

邏輯表達(dá)式集成數(shù)值比較器位數(shù)擴(kuò)展將四位數(shù)值比較器擴(kuò)展為八位數(shù)值比較器。@

第五十四頁，共66頁。3.4.4數(shù)值比較器——集成數(shù)值比較器74LS85的邏輯圖和引腳圖邏輯圖引腳圖第五十五頁，共66頁。3.4.4數(shù)值比較器——集成數(shù)值比較器第五十六頁，共66頁。3.4.4數(shù)值比較器——集成數(shù)值比較器第五十七頁，共66頁。3.4.4數(shù)值比較器——集成數(shù)值比較器第五十八頁，共66頁。3.4.5算術(shù)運(yùn)算器——半加器和全加器半加器

半加器是完成一位二進(jìn)制數(shù)相加，并且不考慮低位的進(jìn)位，由真值表可得其輸出邏輯表達(dá)式：全加器

全加器能進(jìn)行一位加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號，由真值表和卡諾圖化簡后可得其邏輯表達(dá)式：@第五十九頁，共66頁。3.4.5算術(shù)運(yùn)算器——多位加法器串行進(jìn)多位加法器若有多位數(shù)相加，則可采用并行相加串行進(jìn)位的方式來完成。@第六十頁，共66頁。3.4.5算術(shù)運(yùn)算器——集成4位加法器及應(yīng)用超前進(jìn)位集成4位加法器74LS283

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