數(shù)字電子技術(shù)-08可編程邏輯器件

數(shù)字電子技術(shù)_08可編程邏輯器件第一頁，共70頁。第八章可編程邏輯器件目前在數(shù)字系統(tǒng)設(shè)計中廣泛使用的可編程邏輯器件(Prog-rammableLogicDevice，簡稱PLD)屬于LSI中的半用戶定制電路。由于PLD具有結(jié)構(gòu)靈活、性能優(yōu)越、設(shè)計簡單等特點(diǎn)，因而在不同應(yīng)用領(lǐng)域中受到廣泛重視，是構(gòu)成數(shù)字系統(tǒng)的理想器件。數(shù)字系統(tǒng)中常用的大規(guī)模集成電路可分為三大類。非用戶定制電路(NoncustomdesignIC)全用戶定制電路(FullcustomdesignIC)半用戶定制電路(SemicustomdesignIC)2第二頁，共70頁。第八章可編程邏輯器件

本章知識要點(diǎn)：☆PLD的基本概念☆低密度可編程邏輯器件☆復(fù)雜可編程邏輯器件

☆現(xiàn)場可編程門陣列

☆在系統(tǒng)編程技術(shù)簡介

3第三頁，共70頁。第八章可編程邏輯器件8.1PLD概述

PLD是20世紀(jì)70年代開始發(fā)展起來的一種新型大規(guī)模集成電路。一片PLD所容納的邏輯門可達(dá)數(shù)百、數(shù)千甚至更多，其邏輯功能可由用戶編程指定。PLD特別適宜于構(gòu)造小批量生產(chǎn)的系統(tǒng)，或在系統(tǒng)開發(fā)研制過程中使用。4第四頁，共70頁。第八章可編程邏輯器件8.1.1PLD的發(fā)展20世紀(jì)70年代初期：第一種PLD器件-----可編程只讀存儲器(PROM)問世。PROM由一個“與”陣列和一個“或”陣列組成，“與”陣列是固定的，“或”陣列是可編程的；20世紀(jì)70年代中期：出現(xiàn)了可編程邏輯陣列(PLA)，PLA同樣由一個“與”陣列和一個“或”陣列組成,但其“與”陣列和“或”陣列都是可編程的；

20世紀(jì)70年代末期：出現(xiàn)了可編程陣列邏輯(PAL)。PAL器件的“與”陣列是可編程的，而“或”陣列是固定的,它有多種輸出和反饋結(jié)構(gòu)，因而給邏輯設(shè)計帶來了很大的靈活性。但PAL器件一般采用熔絲工藝，一旦編程后便不能改寫。5第五頁，共70頁。第八章可編程邏輯器件

20世紀(jì)80年代中期:先后出現(xiàn)了通用陣列邏輯(GAL)、復(fù)雜可編程邏輯器件（CPLD）和現(xiàn)場可編程門陣列(FPGA)等可編程器件。

20世紀(jì)90年代:

產(chǎn)生了在系統(tǒng)編程(ISP)器件。在系統(tǒng)編程是指用戶具有在自己設(shè)計的目標(biāo)系統(tǒng)中或線路板上為重構(gòu)邏輯而對邏輯器件進(jìn)行編程或反復(fù)改寫的能力。ISP器件為用戶提供了傳統(tǒng)的PLD技術(shù)無法達(dá)到的靈活性，使可編程邏輯技術(shù)發(fā)生了實質(zhì)性飛躍。6第六頁，共70頁。第八章可編程邏輯器件8.1.2PLD的基本結(jié)構(gòu)

PLD的基本組成為一個“與”陣列和一個“或”陣列。陣列中輸入線和輸出線的交點(diǎn)通過邏輯元件相連接。這些元件是接通還是斷開，可由廠家根據(jù)器件的結(jié)構(gòu)特征決定或由用戶根據(jù)要求編程決定?；窘Y(jié)構(gòu)如下圖所示。I0InP0Pm“與”項O0Or輸出“與”陣列“或”陣列

在基本結(jié)構(gòu)的基礎(chǔ)上，附加一些其他邏輯元件，如輸入緩沖器、輸出寄存器、內(nèi)部反饋、輸出宏單元等，便可構(gòu)成各種不同的PLD。7第七頁，共70頁。第八章可編程邏輯器件8.1.3PLD的電路表示法對于PLD器件，用邏輯電路的一般表示法很難描述其內(nèi)部電路，這給PLD的生產(chǎn)和應(yīng)用帶來諸多不便。為此，對描述PLD基本結(jié)構(gòu)的有關(guān)邏輯符號和規(guī)則作出了某些約定。一、與門和或門下圖給出了3輸入與門的兩種表示法。傳統(tǒng)表示法(圖(a))中與門的3個輸入A、B、C在PLD表示法(圖(b))中稱為3個輸入項，而輸出D稱為“與”項。同樣，或門也采用類似方法表示。&DABC(a)&ABCD(b)8第八頁，共70頁。第八章可編程邏輯器件二、輸入緩沖器典型輸入緩沖器的PLD表示法如右圖所示。它的兩個輸出B、C是其輸入A的原和反（見圖中真值表）。1ABCABC111000三、連接方式

PLD陣列交叉點(diǎn)上的三種連接方式如圖(a)所示。實點(diǎn)“·”表示硬線連接,即固定連接；“×”表示可編程連接；沒有“×”和“·”的表示兩線不連接。如圖(b)中的輸出F=A·C。固定連接可編程連接不連接&ABCF(a)(b)9第九頁，共70頁。第八章可編程邏輯器件四、與門不執(zhí)行任何功能時的連接表示&&DEFAB1100000000000011111111ABDEF

圖中，輸出為D的與門連接了所有的輸入項,其輸出方程為方便起見，用標(biāo)有“×”標(biāo)記的與門輸出來表示所有輸入緩沖器輸出全部連到某一“與”項的情況，如圖中輸出E。與上述相反，圖中輸出F表示無任何輸出項與其相連，因此，該“與”項總是處于“浮動”的邏輯“1”。10第十頁，共70頁。第八章可編程邏輯器件根據(jù)PLD中陣列和輸出結(jié)構(gòu)的不同，目前常用的PLD有4種主要類型：

●可編程只讀存儲器PROM●可編程邏輯陣列PLA●可編程陣列邏輯PAL●通用陣列邏輯GAL

8.2低密度可編程邏輯器件11第十一頁，共70頁。第八章可編程邏輯器件8.2.1可編程只讀存儲器PROM

一、半導(dǎo)體存儲器的分類存儲器(Memory)是數(shù)字計算機(jī)和其他數(shù)字系統(tǒng)中存放信息的重要部件。隨著大規(guī)模集成電路的發(fā)展，半導(dǎo)體存儲器因其具有集成度高、速度快、功耗小、價格低等優(yōu)點(diǎn)而被廣泛應(yīng)用于各種數(shù)字系統(tǒng)中。半導(dǎo)體存儲器按功能可分為兩大類。

隨機(jī)存取存儲器RAM(RandomAccessMemory)只讀存儲器ROM(ReadOnlyMemory)12第十二頁，共70頁。第八章可編程邏輯器件1．隨機(jī)存取存儲器RAM

RAM是一種既可讀又可寫的存儲器，故又稱為讀寫存儲器。根據(jù)制造工藝的不同，RAM又可分為雙極型和MOS型兩種類型。

MOS型RAM又可進(jìn)一步分為靜態(tài)RAM(SRAM)和動態(tài)RAM(DRAM)兩種，相比之下DRAM的集成度更高。

RAM的優(yōu)點(diǎn)是讀寫方便，使用靈活；缺點(diǎn)是一旦斷電，所存儲的信息便會丟失，它屬于易失性存儲器。

雙極型RAM：工作速度高，但成本高、功耗大、集成度低，主要用作高速小容量存儲器。

MOS型RAM：功耗小、集成度高、成本低，但速度比雙極型RAM低,適宜于構(gòu)造大容量存儲器。13第十三頁，共70頁。第八章可編程邏輯器件2．只讀存儲器ROM只讀存儲器ROM是一種在正常工作時只能讀出、不能寫入的存儲器。通常用來存放那些固定不變的信息。只讀存儲器存入數(shù)據(jù)的過程通常稱為編程。只讀存儲器ROM屬于非易失性存儲器，即使切斷電源，ROM中的信息也不會丟失，因而在數(shù)字系統(tǒng)中獲得廣泛應(yīng)用。根據(jù)編程方法的不同，可分為兩類。掩膜編程ROM（簡稱MROM）：存放的內(nèi)容是由生產(chǎn)廠家在芯片制造時利用掩膜技術(shù)寫入的。優(yōu)點(diǎn)是可靠性高，集成度高，批量生產(chǎn)時價格便宜；缺點(diǎn)是用戶不能重寫或改寫，不靈活。

用戶可編程ROM（簡稱PROM）：存放的內(nèi)容是由用戶根據(jù)需要在編程設(shè)備上寫入的。優(yōu)點(diǎn)是使用靈活方便，適宜于用來實現(xiàn)各種邏輯功能。14第十四頁，共70頁。第八章可編程邏輯器件二、可編程ROM的結(jié)構(gòu)與類型1．PROM的邏輯結(jié)構(gòu)PROM的結(jié)構(gòu)框圖如下圖所示，它主要由地址譯碼器和存儲體兩大部分組成。地址譯碼器存儲體W0W1W2n-1A0An-1D0D1Dm-115第十五頁，共70頁。第八章可編程邏輯器件圖中，A0～An-1為地址輸入線；W0～W2n-1為地址譯碼輸出線，又稱為字線；D0～Dm-1為數(shù)據(jù)輸出線，又稱為位線。通常，將一個n位地址輸入和m位數(shù)據(jù)輸出的PROM的存儲容量表示為2n×m(位)，意味著存儲體中有2n×m個存儲元，每個存儲元的狀態(tài)代表一位二進(jìn)制代碼。地址譯碼器存儲體W0W1W2n-1A0An-1D0D1Dm-116第十六頁，共70頁。第八章可編程邏輯器件存儲體的結(jié)構(gòu)示意圖如下：0,01,00,11,1W0W12n-1,02n-1,1W2n-1D0D10,m-11,m-12n-1,m-1Dm-1存儲元17第十七頁，共70頁。第八章可編程邏輯器件從邏輯器件的角度理解，PROM是由一個固定連接的與門陣列和一個可編程連接的或門陣列所構(gòu)成的組合邏輯電路。例如，一個8×3(8與門×3或門)PROM的邏輯結(jié)構(gòu)圖如下。&&&&&&&&m0m1m2m3m4m5m6m7≥1≥1≥1D2D1D0111ABC18第十八頁，共70頁。第八章可編程邏輯器件

為了PROM設(shè)計的方便，通常將邏輯結(jié)構(gòu)圖簡化為陣列邏輯圖，簡稱陣列圖。畫陣列圖時，將PROM中的每個與門和或門都簡化成一根線。上圖的陣列邏輯圖如下圖所示。圖中虛線上面6根水平線分別表示輸入線A、、B、、C、。與門陣列的8根垂直線代表8個與門，或門陣列中標(biāo)有D2、D1、D0的3根水平線表示3個或門。ABC“或”陣列D2D1D0“與”陣列m0m1m2m3m4m5m6m719第十九頁，共70頁。第八章可編程邏輯器件2．PROM的類型

根據(jù)存儲元電路構(gòu)造的不同，PROM有3種常用的類型。(1)一次編程的ROM(PROM)所有存儲元均被加工成同一狀態(tài)“0”(或“1”)，用戶可通過編程將某些存儲元的狀態(tài)改變成另一狀態(tài)“1”(或“0”)。這種編程只能進(jìn)行一次，一旦編程完畢，其內(nèi)容便不能再改變。PROM與固定ROM相比，增加了靈活性。但因其可靠性較差，加之只能一次性編程，故目前很少使用。20第二十頁，共70頁。第八章可編程邏輯器件(2)可抹可編程ROM(EPROM)EPROM不僅可由用戶編程存放指定的信息，而且可由用戶通過專用的紫外線燈照射芯片上的受光窗口，將原存儲內(nèi)容抹去，再寫入新的內(nèi)容。這一特性是由EPROM中存儲元的電路結(jié)構(gòu)決定的。(3)電可抹可編程ROM(EEPROM)EEPROM的結(jié)構(gòu)與EPROM相似，但EEPROM在浮柵上增加了一個遂道二極管，編程時可使電荷通過它流向浮柵，而擦除時可使電荷通過它流走，即擦除和編程均用電完成。這種器件不僅工作電流小、擦除速度快,而且允許改寫的次數(shù)大大高于EPROM,一般允許改寫100次～1000次。目前，EPROM和EEPROM的應(yīng)用均十分廣泛。21第二十一頁，共70頁。第八章可編程邏輯器件三、PROM應(yīng)用舉例由于PROM是由一個固定連接的“與”陣列和一個可編程連接的“或”陣列組成，所以，用戶只要改變“或”陣列上連接點(diǎn)的數(shù)量和位置，就可以在輸出端形成由輸入變量“最小項之和”表示的任何一種邏輯函數(shù)。采用PROM進(jìn)行邏輯設(shè)計時，只需首先根據(jù)邏輯要求列出真值表，把真值表的輸入作為PROM的輸入，然后根據(jù)邏輯函數(shù)值確定對PROM“或”陣列進(jìn)行編程的代碼，畫出相應(yīng)的陣列圖即可。22第二十二頁，共70頁。第八章可編程邏輯器件例

用PROM設(shè)計一個代碼轉(zhuǎn)換電路，將4位二進(jìn)制碼轉(zhuǎn)換為Gray碼。

解設(shè)4位二進(jìn)制碼為B3、B2、B1、B0，4位Gray碼為G3、G2、G1、G0，其真值表如下表所示。二進(jìn)制碼B3B2B1B0G3G2G1G0B3B2B1B0G3G2G1G0Gray碼二進(jìn)制碼Gray碼0000000100100011010001010110011110001001101010111100110111101111000000010011001001100111010101001100110111111110101010111001100023第二十三頁，共70頁。第八章可編程邏輯器件將4位二進(jìn)制碼作為PROM的輸入，Gray碼作為PROM的輸出，可選容量為24×4的PROM實現(xiàn)給定功能。根據(jù)真值表可畫出該電路的陣列圖如下圖所示。G0G1G2G3“或”陣列“與”陣列B0B1B2B3m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15注:圖中標(biāo)“×”處代表“1”,否則代表“0”。24第二十四頁，共70頁。第八章可編程邏輯器件8.2.2可編程邏輯陣列PLA

PLA是一種“與”陣列和“或”陣列均可編程的邏輯器件，即可編程邏輯陣列PLA(ProgrammableLogicArray)。PLA可分為組合PLA和時序PLA兩種類型。一、組合PLA1．組合PLA的邏輯結(jié)構(gòu)

邏輯結(jié)構(gòu):由一個“與”陣列和一個“或”陣列構(gòu)成,“與”陣列和“或”陣列都是可編程的。25第二十五頁，共70頁。第八章可編程邏輯器件

一個具有3個輸入變量、可提供6個“與”項、產(chǎn)生3個輸出函數(shù)的PLA邏輯結(jié)構(gòu)圖及其相應(yīng)陣列圖如下圖所示。111ABC&&&&&&≥1≥1≥1Q2Q1Q0Q2Q1Q0ABC“與”陣列“或”陣列26第二十六頁，共70頁。第八章可編程邏輯器件PLA的存儲容量用輸入變量數(shù)(n)、與項數(shù)(p)、輸出端數(shù)(m)來表示。前面所示PLA的容量為3—6—3。目前常見的有容量為16—48—8和14—96—8等PLA器件。2．應(yīng)用舉例采用PLA進(jìn)行邏輯設(shè)計，可以十分有效地實現(xiàn)各種邏輯功能。相對PROM而言，PLA更靈活、更經(jīng)濟(jì)、結(jié)構(gòu)更簡單。用PLA設(shè)計組合邏輯電路時，一般分為兩步：●將給定問題的邏輯函數(shù)按多輸出邏輯函數(shù)的化簡方法簡化成最簡“與-或”表達(dá)式；

●根據(jù)最簡表達(dá)式中的不同“與項”以及各函數(shù)最簡“與-或”表達(dá)式確定“與”陣列和“或”陣列，并畫出陣列邏輯圖。27第二十七頁，共70頁。第八章可編程邏輯器件例用PLA設(shè)計一個代碼轉(zhuǎn)換電路，將一位十進(jìn)制數(shù)的8421碼轉(zhuǎn)換成余3碼。解設(shè)ABCD-------表示8421碼，WXYZ-------表示余3碼，可列出轉(zhuǎn)換電路的真值表如下表所示。ABCDWXYZ00000001001000110100010101100111100010011010101111001101111011110011010001010110011110001001101010111100ddddddddddddddddddddddddABCDWXYZ28第二十八頁，共70頁。第八章可編程邏輯器件根據(jù)真值表寫出函數(shù)表達(dá)式，并按照多輸出函數(shù)化簡法則用卡諾圖進(jìn)行化簡，可得到最簡“與-或”表達(dá)式如下：由此可見，全部輸出函數(shù)只包含9個不同“與”項，所以，該代碼轉(zhuǎn)換電路可用一個容量為4—9—4的PLA實現(xiàn)，其陣列圖如圖所示。29第二十九頁，共70頁。第八章可編程邏輯器件二、時序PLA邏輯結(jié)構(gòu)：由“與”陣列、“或”陣列和一個用于存儲過去輸入狀態(tài)的觸發(fā)器網(wǎng)絡(luò)構(gòu)成?！芭c”門陣列“或”門陣列觸發(fā)器組y1yrx1xnY1YrZrZ1時鐘復(fù)位觸發(fā)器網(wǎng)絡(luò)中包含若干觸發(fā)器，它們的輸入接受“或”陣列輸出及時鐘脈沖、復(fù)位信號的控制，其輸出反饋到“與”陣列，用來和當(dāng)前輸入一起產(chǎn)生“與”項輸出。時序PLA的結(jié)構(gòu)框圖如右圖所示。30第三十頁，共70頁。第八章可編程邏輯器件8.2.3可編程陣列邏輯PAL

PAL(ProgrammableArrayLogic)是在PROM和PLA的基礎(chǔ)上發(fā)展起來的一種可編程邏輯器件。它相對于PROM而言，使用更靈活，且易于完成多種邏輯功能，同時又比PLA工藝簡單，易于實現(xiàn)。31第三十一頁，共70頁。第八章可編程邏輯器件一、PAL的邏輯結(jié)構(gòu)

PAL由一個可編程的“與”陣列和一個固定連接的“或”陣列組成。圖(a)給出了一個三輸入三輸出PAL的邏輯結(jié)構(gòu)圖，通常將其表示成圖(b)所示形式。32第三十二頁，共70頁。第八章可編程邏輯器件

PAL每個輸出包含的“與”項數(shù)目是由固定連接的“或”陣列提供的。在典型邏輯設(shè)計中，一般函數(shù)約包含3個～4個“與”項，而現(xiàn)有PAL器件最多可為每個輸出提供8個“與”項，因此，使用這種器件能很好地完成各種常用邏輯電路的設(shè)計。

PAL器件的結(jié)構(gòu)(包括輸入、輸出、“與”項數(shù)目)是由生產(chǎn)廠家固定的。從PAL問世至今，大約已生產(chǎn)出幾十種不同的產(chǎn)品，按其輸出和反饋結(jié)構(gòu)，大致可將其分為5種基本類型。(1)專用輸出的基本門陣列結(jié)構(gòu)

這種結(jié)構(gòu)類型適用于實現(xiàn)組合邏輯函數(shù)。常見產(chǎn)品有PAL10H8(10個輸入，8個輸出，輸出高電平有效)，PAL12L6(12個輸入，6個輸出，輸出低電平有效)等。33第三十三頁，共70頁。第八章可編程邏輯器件(2)帶反饋的可編程I/O結(jié)構(gòu)

帶反饋的可編程I/O結(jié)構(gòu)通常又稱為異步可編程I/O結(jié)構(gòu)。該類PAL器件常見產(chǎn)品有PAL16L8(10個輸入，8個輸出，6個反饋輸入)以及PAL20L10(12個輸入，10個輸出，8個反饋輸入)。(3)帶反饋的寄存器輸出結(jié)構(gòu)

帶反饋的寄存器輸出結(jié)構(gòu)使PAL構(gòu)成了典型的時序網(wǎng)絡(luò)結(jié)構(gòu)。該類器件的典型產(chǎn)品有PAL16R8(8個輸入、8個寄存器輸出、8個反饋輸入、1個公共時鐘和1個公共選通)。34第三十四頁，共70頁。第八章可編程邏輯器件(4)加“異或”、帶反饋的寄存器輸出結(jié)構(gòu)

這種結(jié)構(gòu)是在帶反饋寄存器輸出結(jié)構(gòu)的基礎(chǔ)上增加了一個異或門，該類電路的典型產(chǎn)品有PAL16RP8(8個輸入，8個寄存器輸出，8個反饋輸入)。(5)算術(shù)選通反饋結(jié)構(gòu)

算術(shù)PAL是在綜合前幾種PAL結(jié)構(gòu)特點(diǎn)的基礎(chǔ)上，增加了反饋選通電路，使之能實現(xiàn)多種算術(shù)運(yùn)算功能。算術(shù)PAL的典型產(chǎn)品有PAL16A4(8個輸入、4個寄存器輸出、4個可編程I/O輸出、4個反饋輸入、4個算術(shù)選通反饋輸入)。35第三十五頁，共70頁。第八章可編程邏輯器件二、PAL應(yīng)用舉例設(shè)計的一般步驟用PAL進(jìn)行邏輯設(shè)計的一般步驟如下：

(1)建立對給定問題的邏輯描述；(2)寫出相應(yīng)的函數(shù)表達(dá)式；(3)選擇合適的器件；(4)編程實現(xiàn)。36第三十六頁，共70頁。第八章可編程邏輯器件8.2.4通用陣列邏輯GAL

GAL(GenericArrayLogic)器件是1985年由美國LATTICE公司開發(fā)并商品化的一種新的PLD器件。它是在PAL器件的基礎(chǔ)上綜合了E2PROM和CMOS技術(shù)發(fā)展起來的一種新型技術(shù)。

GAL器件具有PAL器件所沒有的可擦除、可重寫及結(jié)構(gòu)可組態(tài)等特點(diǎn)。這些特點(diǎn)形成了器件的可測試性和高可靠性，且具有更大的靈活性。37第三十七頁，共70頁。第八章可編程邏輯器件一、GAL的基本邏輯結(jié)構(gòu)1．GAL16V8的基本組成GAL16V8芯片是一種具有8個固定輸入引腳、最多可達(dá)16個輸入引腳，8個輸出引腳，輸出可編程的普通型GAL。組成:由8個輸入緩沖器、8個反饋輸入緩沖器、8個輸出邏輯宏單元OLMC，8個輸出三態(tài)緩沖器、“與”陣列以及系統(tǒng)時鐘、輸出選通信號等組成。38第三十八頁，共70頁。第八章可編程邏輯器件2.輸出邏輯宏單元OLMC

OLMC由一個8輸入或門、極性選擇異或門、D觸發(fā)器、4個多路選擇器等組成。其結(jié)構(gòu)如下圖所示。39第三十九頁，共70頁。第八章可編程邏輯器件3．結(jié)構(gòu)控制字

結(jié)構(gòu)控制字的組成GAL16V8由一個82位的結(jié)構(gòu)控制字控制著器件的各種功能組合狀態(tài)。該控制字各位功能如下?！芭c”項禁止位32位XOR(n)4位SYN1位AC1(n)8位ACO1位XOR(n)4位“與”項禁止位32位PT63PT32PT0PT3182位121512191619圖中，XOR(n)和AC1(n)字段下面的數(shù)字分別對應(yīng)器件的引腳號。40第四十頁，共70頁。第八章可編程邏輯器件結(jié)構(gòu)控制字各位的功能如下：同步位SYN

———確定器件是寄存器輸出或是純粹的組合輸出。SYN=0時，GAL器件有寄存器輸出能力；SYN=1時，GAL為一個純粹組合邏輯器件。結(jié)構(gòu)控制位AC0—該位對于8個OLMC是公共的，它與AC1(n)配合控制各個OLMC(n)中的多路選擇器。結(jié)構(gòu)控制位AC1—共有8位，每個OLMC(n)有單獨(dú)的AC1(n)。極性控制位XOR(n)—它通過OLMC(n)中的異或門控制邏輯操作結(jié)果的輸出極性。XOR(n)=0時，輸出信號O(n)低電平有效；XOR(n)=1時，輸出信號O(n)高電平有效。“與”項(PT)禁止位—共64位，分別控制“與”陣列的64行(PT0～PT63)，以便屏蔽某些不用的“與”項。41第四十一頁，共70頁。第八章可編程邏輯器件(2)OLMC(n)的5種組態(tài)通過編程結(jié)構(gòu)控制字中的SYN、AC0和AC1(n)，輸出邏輯宏單元OLMC(n)可以組成以下5種組態(tài)。

①專用輸入方式(SYN·AC0·AC1(n)=101)②專用組合型輸出方式(SYN·AC0·AC1(n)=100)③組合型輸出方式(SYN·AC0·AC1(n)=111)

④寄存器型器件中的組合邏輯輸出方式(SYN·AC0·AC1(n)=011)

⑤寄存器型輸出方式(SYN·AC0·AC1(n)=010)

42第四十二頁，共70頁。第八章可編程邏輯器件4．行地址布局(1)行地址布局圖

GAL器件的可編程陣列包括“與”陣列、結(jié)構(gòu)控制字、保密位及整體擦除位等。對其進(jìn)行編程時是由行地址進(jìn)行映射的。GAL16V8的行地址布局圖如圖所示。SRL(82位)PT63PT32PT31PT00門陣列門陣列電子標(biāo)簽電子標(biāo)簽保留地址空間結(jié)構(gòu)控制字(82位)SDINSDOUT03132335960加密單元備用整體擦除43第四十三頁，共70頁。第八章可編程邏輯器件(2)供用戶使用的行地址當(dāng)對GAL16V8進(jìn)行編程實現(xiàn)某個設(shè)計方案時，可供用戶使用的行地址總共有36個，它們分別是：①行地址0～31：用戶用來編程制定邏輯模式的陣列。32個行地址對應(yīng)邏輯結(jié)構(gòu)圖上“與”陣列的32個輸入,每個行地址可寫入64位數(shù)據(jù)，對應(yīng)于64個“與”項。②行地址32：器件的電子標(biāo)簽(ES)。它提供64位供用戶定義。例如，用來識別用戶身份的代碼、版本號、編目管理等，這個標(biāo)簽中的數(shù)據(jù)與下述保密單元的狀態(tài)無關(guān)，用戶始終可以使用。③行地址60：82位的結(jié)構(gòu)控制字，用于設(shè)計所需用途的器件。44第四十四頁，共70頁。第八章可編程邏輯器件④行地址61：僅1位的保密位，用于防止復(fù)制陣列的邏輯點(diǎn)陣。該位一旦被編程，存取陣列的電路就不能工作，從而防止了對32位的“與”陣列再次編程或讀出。該單元只能在整體擦除時和陣列一起被擦除，所以，一旦保密位被編程，就絕對不能檢查陣列的原始配置，僅電子標(biāo)簽除外。⑤行地址63：僅含1位，用于器件整體擦除。在器件編程期間訪問該行時，執(zhí)行清除功能，整個“與”陣列、結(jié)構(gòu)控制字、電子標(biāo)簽以及保密單元統(tǒng)統(tǒng)被擦除，使編程的器件恢復(fù)到未使用的狀態(tài)。45第四十五頁，共70頁。第八章可編程邏輯器件二、GAL的應(yīng)用1．用GAL進(jìn)行邏輯設(shè)計的一般步驟一般步驟如下：(1)分析設(shè)計要求，確定描述給定功能的邏輯表達(dá)式。這是關(guān)鍵的一步，設(shè)計者可綜合運(yùn)用邏輯設(shè)計技術(shù)，完成有關(guān)邏輯設(shè)計。

(2)根據(jù)邏輯設(shè)計結(jié)果，選擇GAL器件并對器件進(jìn)行引腳分配。在器件選擇時，一般首先應(yīng)滿足輸入、輸出端數(shù)目的要求，其次考慮速度、功率等因素。器件確定后，根據(jù)要求給各引腳賦予變量名。46第四十六頁，共70頁。第八章可編程邏輯器件

(3)編寫GAL設(shè)計說明書在調(diào)用編程軟件前，首先要根據(jù)規(guī)定的語法格式和邏輯設(shè)計結(jié)果編寫設(shè)計說明書(又稱為GAL源程序)。說明書中通常包括器件型號、實現(xiàn)的功能、設(shè)計者姓名和設(shè)計日期、電子標(biāo)簽、GAL引腳表以及邏輯表達(dá)式等。

(4)建立有關(guān)文件建立文本文件(LST文件),熔絲圖文件(PLT文件)，標(biāo)準(zhǔn)裝載文件(JED文件)等。

(5)硬件編程包括連接編程器，建立GAL編程系統(tǒng)，編程后寫保密位等。47第四十七頁，共70頁。第八章可編程邏輯器件8.3復(fù)雜可編程邏輯器件

復(fù)雜可編程邏輯器件（complexprogrammablelogicdevice，簡稱CPLD）是從簡單PLD發(fā)展而來的高密度PLD器件。一般由邏輯塊、可編程內(nèi)部連線區(qū)和I/O單元組成。常見CPLD的結(jié)構(gòu)示意圖如下：48第四十八頁，共70頁。第八章可編程邏輯器件一、CPLD的結(jié)構(gòu)根據(jù)集成規(guī)模和設(shè)計方法的不同，各生產(chǎn)廠家提供的CPLD在結(jié)構(gòu)上具有各自的特色。目前，常用的CPLD結(jié)構(gòu)有通用互連陣列結(jié)構(gòu)、大塊結(jié)構(gòu)和靈活邏輯單元陣列結(jié)構(gòu)等不同類型。

(有關(guān)CPLD的介紹見教材中相關(guān)部分)二、典型器件最常用的CPLD有Altera公司生產(chǎn)的FLEX10K系列器件。FLEX10K是一種嵌入式的PLD。它采用靈活邏輯單元陣列結(jié)構(gòu)和重復(fù)可構(gòu)造的CMOSSRAM工藝,具有高密度、低成本、低功率等特點(diǎn)，現(xiàn)已成為ALTERACPLD中應(yīng)用前景最好的器件系列。49第四十九頁，共70頁。第八章可編程邏輯器件8.4現(xiàn)場可編程門陣列

現(xiàn)場可編程門陣列FPGA（FieldProgrammableGateArray）是20世紀(jì)80年代中后期發(fā)展起來的一種高密度可編程邏輯器件，它由世界著名的可編程邏輯器件供應(yīng)商Xilinx公司最初提出。不同公司生產(chǎn)的FPGA器件在結(jié)構(gòu)和性能上不盡相同，Xilinx公司的XC4000系列FPGA器件的結(jié)構(gòu)示意圖如下：50第五十頁，共70頁。第八章可編程邏輯器件有關(guān)FPGA的典型器件見教材中相關(guān)部分！51第五十一頁，共70頁。第八章可編程邏輯器件8.5在系統(tǒng)編程技術(shù)簡介在系統(tǒng)編程(InSystemProgrammable，簡稱ISP)技術(shù)是20世紀(jì)90年代發(fā)展起來的一種PLD技術(shù)。所謂在系統(tǒng)編程，是指可以在用戶自己設(shè)計的目標(biāo)系統(tǒng)上、為實現(xiàn)預(yù)定邏輯功能而對邏輯器件進(jìn)行編程或改寫。ISP器件的出現(xiàn)，使數(shù)字系統(tǒng)設(shè)計更加靈活、方便，為用戶帶來了顯著的經(jīng)濟(jì)效益和時間效益?？梢哉f,ISP技術(shù)是PLD設(shè)計技術(shù)發(fā)展中的一次重要變革。52第五十二頁，共70頁。第八章可編程邏輯器件8.5.1ISP技術(shù)的主要特點(diǎn)ISP技術(shù)的應(yīng)用，對數(shù)字系統(tǒng)硬件設(shè)計方法、設(shè)計環(huán)境、系統(tǒng)調(diào)試周期、測試與維護(hù)、系統(tǒng)的升級以及器件的充分利用等均產(chǎn)生了重要影響。主要特點(diǎn)如下：一、全面實現(xiàn)了硬件設(shè)計與修改的軟件化二、簡化了設(shè)計與調(diào)試過程三、容易實現(xiàn)系統(tǒng)硬件的現(xiàn)場升級四、可降低系統(tǒng)成本，提高系統(tǒng)可靠性五、器件制造工藝先進(jìn)，性能參數(shù)好53第五十三頁，共70頁。第八章可編程邏輯器件8.5.2ISP邏輯器件一、ISP邏輯器件的類型

目前，市場上提供的ISP邏輯器件可分為ispLSI、ispGAL和ispGDS三種類型。1．ispLSI邏輯器件ispLSI(在系統(tǒng)編程大規(guī)模集成)邏輯器件具有集成度高、速度快、可靠性好、靈活方便等優(yōu)點(diǎn)，能滿足在高性能系統(tǒng)中實現(xiàn)各種復(fù)雜邏輯功能的需要，被廣泛應(yīng)用于數(shù)據(jù)處理、圖形處理、空間技術(shù)、軍事裝備及通信、自動控制等領(lǐng)域。54第五十四頁，共70頁。第八章可編程邏輯器件ISP技術(shù)是美國Lattice公司率先推出的，該公司將ISP技術(shù)應(yīng)用到高密度可編程邏輯器件(HDPLD)中，形成了ispLSI系列高密度在系統(tǒng)可編程邏輯器件。常用ispLSI器件有4個系列：①基本系列ispLSI1000：適用于高速編碼、總線管理等；②高速系列ispLSI2000：I/O端口數(shù)較多,適用于高速計數(shù)、定時等場合，并可用作高速RISC/CISC微處理器的接口；③高密系列ispLSI3000：集成密度高，能實現(xiàn)非常復(fù)雜的邏輯功能，適用于數(shù)字信號處理、圖形處理、數(shù)據(jù)壓縮等；④模塊化系列ispLSI6000：帶有存儲器和寄存器/計數(shù)器，適用于數(shù)據(jù)處理、數(shù)據(jù)通信等。55第五十五頁，共70頁。2．ispGAL器件ispGAL系列器件,是把ISP技術(shù)引入到標(biāo)準(zhǔn)的低密度系列可編程邏輯器件中形成的ISP器件。

典型產(chǎn)品：ispGAL22V10ispGAL22V10是把流行的GAL22V10與ISP技術(shù)相結(jié)合形成的產(chǎn)品，在功能和結(jié)構(gòu)上與GAL22V10完全相同。

適應(yīng)范圍：高速圖形處理和高速總線管理，狀態(tài)控制、數(shù)據(jù)處理、通信工程、測量儀器以及實現(xiàn)諸如地址譯碼器之類的基本邏輯功能。第八章可編程邏輯器件56第五十六頁，共70頁。第八章可編程邏輯器件3．ispGDS器件ispGDS(在系統(tǒng)可編程數(shù)字開關(guān))是ISP技術(shù)與開關(guān)矩陣相結(jié)合的產(chǎn)物。它標(biāo)志著ISP技術(shù)已從系統(tǒng)邏輯領(lǐng)域擴(kuò)展到系統(tǒng)互連領(lǐng)域。ispGDS器件能提供的一種獨(dú)特功能是,在不撥動機(jī)械開關(guān)或不改變系統(tǒng)硬件的情況下,快速地改變或重構(gòu)印制電路板的連接關(guān)系。ispGDS系列器件非常適合于重構(gòu)目標(biāo)系統(tǒng)的連接關(guān)系,它使系統(tǒng)硬件可以通過軟件控制進(jìn)行重構(gòu)而無需人工干預(yù)。57第五十七頁，共70頁。第八章可編程邏輯器件二、ispLSI邏輯器件的結(jié)構(gòu)ispLSI是ISP邏輯器件中最早問世、最具代表性的邏輯器件。該系列器件是基于與、或陣列結(jié)構(gòu)的復(fù)雜PLD產(chǎn)品。

ispLSI芯片由若干巨塊組成，巨塊之間通過全局布線區(qū)GRP連接起來，每個巨塊包括若干個通用邏輯塊GLB、輸出布線區(qū)ORP、若干輸入輸出引腳和專用輸入引腳等。

1.ispLSI1016的特性

ispLSI1016是采用E2CMOS工藝制造、PLCC(塑料有引腳芯片載體)封裝的器件。芯片共有44個引腳，其中38個I/O引腳；集成密度為2000等效門，每片含64個觸發(fā)器和32個鎖存器；最高工作頻率為110MHz。典型產(chǎn)品：ispLSI101658第五十八頁，共70頁。第八章可編程邏輯器件2．組成

該器件由兩個巨塊、一個全局布線區(qū)和一個時鐘分配網(wǎng)絡(luò)構(gòu)成。如右圖所示。每個巨塊包括:8個通用邏輯單元GLB，16個I/O單元，兩只專用輸入引腳(IN0,IN1或IN2,IN3),一個輸出布線區(qū)ORP及16位輸入總線。器件型號ispLSI1016中的“16”表示器件含有16個GLB。59第五十九頁，共70頁。第八章可編程邏輯器件3．主要模塊功能

(1)全局布線區(qū)GRP

GRP位于兩個巨塊之間。除了經(jīng)過各個I/O單元的輸入信號由16位輸入總線送至GRP之外，各GLB的輸出在送往輸出布線區(qū)的同時也送往GRP。GRP實現(xiàn)上述信號和各個GLB輸入之間的靈活互連,將所有片內(nèi)邏輯聯(lián)系在一起，供設(shè)計者使用，設(shè)計者可以根據(jù)需要方便地實現(xiàn)各種復(fù)雜的邏輯功能。ispLSI1016的引腳排列圖如右圖所示。60第六十頁，共70頁。第八章可編程邏輯器件(2)通用邏輯塊GLB通用邏輯塊GLB是ispLSI器件最基本的邏輯單元，由與陣列、乘積項共享陣列、輸出邏輯宏單元和控制邏輯電路組成。

與陣列：共有18個輸入，18個輸入經(jīng)過輸入緩沖器后形成18個輸入信號的原信號和非信號，送至20個與門的輸入端，通過編程可形成20個與項(又稱乘積項PT)。

乘積項共享陣列:乘積項共享陣列將20個與項PT0～PT19分組送到4個或門的輸入端,對4個或門的輸出進(jìn)行可編程“線或”后，再送到輸出邏輯宏單元中的可重構(gòu)觸發(fā)器。

輸出宏單元:輸出邏輯宏單元中有4個可重構(gòu)觸發(fā)器，由4個數(shù)據(jù)選擇器MUX分別選擇GLB的4個輸出O3～O0為組合輸出或者寄存器輸出。組合電路可有“與或”和“異或”兩種方式，觸發(fā)器可組態(tài)為D、T、JK等形式。61第六十一頁，共70頁。第八章可編程邏輯器件(3)輸出布線區(qū)ORP輸出布線區(qū)ORP是介于GLB和輸入輸出單元IOC之間的可編程互連陣列。陣列的輸入是8個G