數(shù)字電子技術(shù)基礎(chǔ)第7章可編程邏輯器件

數(shù)字電子技術(shù)基礎(chǔ)第7章可編程邏輯器件第一頁，共35頁。第7章可編程邏輯器件本章討論的主要問題可編程邏輯器件具有怎樣的電路結(jié)構(gòu)？其實現(xiàn)邏輯功能的基本思想是什么？GAL有怎樣的電路結(jié)構(gòu)？與其它SPLD有何不同？怎樣設(shè)定OLMC的電路結(jié)構(gòu)?CPLD和FPGA是如何構(gòu)成的？各有何特點？如何選用PLD器件？第二頁，共35頁。概

述可編程邏輯器件（PLD，ProgrammableLogicDevices）是一種擁有大量邏輯資源、可由用戶編程確定其具體邏輯功能的通用大規(guī)模集成電路，是微電子技術(shù)的發(fā)展和大規(guī)模集成電路普及使用的產(chǎn)物。它起源于20世紀70年代出現(xiàn)的PROM，經(jīng)歷了可編程邏輯陣列（PLA，ProgrammableLogicArray）、可編程陣列邏輯（PAL，ProgrammableArrayLogic）、通用陣列邏輯（GAL，GenericArrayLogic）這些簡單可編程邏輯器件（SPLD，SimplePLD）的演變過程，發(fā)展到如今大量應(yīng)用的復雜可編程邏輯器件(CPLD，ComplexProgrammableLogicDevices)和現(xiàn)場可編程門陣列(FPGA，F(xiàn)ieldProgrammableGateArray)。借助電子設(shè)計自動化（EDA，ElectronicDesignAutomation）技術(shù)，它使邏輯功能的設(shè)計實現(xiàn)變得既方便又靈活，使數(shù)字電子系統(tǒng)的設(shè)計方法發(fā)生了革命性變化，成為現(xiàn)代數(shù)字電子系統(tǒng)設(shè)計實現(xiàn)的一種主要硬件載體。第7章可編程邏輯器件3第三頁，共35頁。7.1PLD中組合邏輯的基本結(jié)構(gòu)

經(jīng)前面的學習我們知道，由組合邏輯和存儲單元可構(gòu)建所需的各種數(shù)字電路。其中存儲單元可由觸發(fā)器簡單連接構(gòu)成，而組合邏輯的構(gòu)成則千變?nèi)f化。采用怎樣的電路結(jié)構(gòu)使之能方便有效地連接各種邏輯門以實現(xiàn)所需組合邏輯，是構(gòu)建PLD必須解決的首要問題。作為一種批量生產(chǎn)的通用器件，PLD在器件結(jié)構(gòu)的選擇上須權(quán)衡多方面因素，目前在組合邏輯資源的布局上主要采用以下兩種結(jié)構(gòu)：與或陣列結(jié)構(gòu)和查表（LUT，LookUpTable）結(jié)構(gòu)。第四頁，共35頁。7.1.1與或陣列結(jié)構(gòu)基于任何組合邏輯函數(shù)均可轉(zhuǎn)化為與或式的思想，人們設(shè)計生產(chǎn)了與或陣列結(jié)構(gòu)的PLD，其簡化結(jié)構(gòu)框圖如圖7.1.1所示。

圖中輸入電路的作用是生成一對對互補的邏輯變量并為之提供應(yīng)有的驅(qū)動能力；與陣列用于將輸入的邏輯變量相與生成一個個與項；或陣列用于將輸入的與項相或構(gòu)成與或式；輸出電路除使輸出信號具有較強驅(qū)動能力外，還能根據(jù)需要將輸出信號反饋回輸入電路以生成復雜邏輯，此外輸出電路一般還含有觸發(fā)器供生成時序電路使用。第五頁，共35頁。7.1.1與或陣列結(jié)構(gòu)SPLD和CPLD器件都采用這種與或陣列結(jié)構(gòu)，屬于基于“乘積項”的PLD。對于SPLD，根據(jù)陣列可編程區(qū)域的不同和輸出電路可選工作模式的不同而有不同的稱謂，如表7.1.1所示。表7.1.1各種SPLD的結(jié)構(gòu)特點芯片名稱陣列輸出方式與陣列或陣列PROM固定可編程TS、OCPLA可編程可編程TS、OCPAL可編程固定TS、I/O、寄存器GAL可編程固定用戶定義第六頁，共35頁。

7.1.2查表結(jié)構(gòu)用ROM實現(xiàn)組合邏輯函數(shù)的原理相同。改用RAM的好處是，存儲空間中信息位的改變只是鎖存器狀態(tài)的改變，而非ROM或陣列編程點硬件上的變化，因此理論上可使PLD承受無限次的修改配置也不損壞，有利于降低產(chǎn)品研制開發(fā)成本。此外還因配置時間很短而使可在線重構(gòu)（ICR，InCircuitReconfigurable）的技術(shù)得以實現(xiàn)，極大地拓展了硬件的功能。當然，RAM的使用也帶來了掉電編程信息會丟失，通電后需重新配置的問題，以及因此不便于保密的遺憾?；谟谜嬷当砻枋鼋M合邏輯函數(shù)的思想，人們設(shè)計生產(chǎn)了查表結(jié)構(gòu)的PLD，如圖7.1.2所示。由圖可知，只需在輸入信號指定的RAM存儲空間預先存入設(shè)計要求的輸出邏輯值，就能在RAM的輸出端得到與輸入信號滿足預定邏輯關(guān)系的輸出。由于該輸出值是以輸入信號為地址，經(jīng)地址譯碼，選通指定存儲空間的輸出取得的，因此跟第6.1.3小節(jié)中第七頁，共35頁。

7.1.2查表結(jié)構(gòu)由于用該結(jié)構(gòu)的器件實現(xiàn)n個輸入變量的函數(shù)，須用到2n個RAM單元，而n值較大會使硬件資源利用率不高，故而實際產(chǎn)品的n值不高，通常選取n=4，當輸入信號多于4個時，是用多個查表結(jié)構(gòu)分開實現(xiàn)的。目前大部分FPGA的組合邏輯部分都采用基于SRAM的查表結(jié)構(gòu)，屬于查表結(jié)構(gòu)的PLD。第八頁，共35頁。

7.2通用陣列邏輯GALGAL是1985年由美國Lattice公司率先在發(fā)展了原有各種SPLD的優(yōu)點、克服了它們的不足的基礎(chǔ)上推出的最后一種SPLD。它首次采用了E2PROM工藝，具有電可擦除重復編程的特點，因使用靈活方便很受歡迎而迅速普及開來，至今還能在一些電子小產(chǎn)品中見其身影。本節(jié)將以典型產(chǎn)品GAL16V8為例簡要介紹其結(jié)構(gòu)與工作原理，其它SPLD產(chǎn)品因GAL的出現(xiàn)很快退出了舞臺，且它們的結(jié)構(gòu)和工作原理與第六章所介紹的PROM大同小異，在此就不一一介紹，感興趣的讀者可參考有關(guān)資料。第九頁，共35頁。

7.2.1GAL的基本結(jié)構(gòu)GAL采用與或陣列結(jié)構(gòu)，屬基于“乘積項”的PLD，其產(chǎn)品型號包含了有關(guān)電路結(jié)構(gòu)及輸入輸出規(guī)模的信息。如常見芯片GAL16V8中的16表示該芯片可配置為信號輸入端的最大個數(shù)可達16個，8表示可配置為信號輸出端的最大個數(shù)可達8個，V表示輸出方式可編程。其電路結(jié)構(gòu)圖如圖7.2.1所示。第十頁，共35頁。

7.2.1GAL的基本結(jié)構(gòu)

由圖可見，它有8個輸入緩沖器（引腳2~9），8個三態(tài)反相輸出緩沖器（引腳12~19）和8個反饋輸入緩沖器（引腳1，11~14、17~19）。其中8個輸入緩沖器和8個反饋輸入緩沖器能構(gòu)成最多達16個輸入端，并將16個輸入變量生成16對互補變量（共32個變量），經(jīng)一個32×64位的可編程與陣列可生成最多達64個與項，這64個與項被均分成8組分別輸入8個輸出邏輯宏單元（OLMC，OutputLogicMacroCell）。每個OLMC內(nèi)部各有一個或門，總共8個或門構(gòu)成該芯片的“或陣列”。每個或門能將輸入的每組與項構(gòu)成一個與項數(shù)最多可達8個的與或式。此外每個OLMC內(nèi)部還各有一個觸發(fā)器，可用來跟與或陣列生成的與或式構(gòu)成時序電路。第十一頁，共35頁。

7.2.2輸出邏輯宏單元OLMC雖然GAL沿襲了PAL的與—或陣列結(jié)構(gòu)，由可編程與陣列驅(qū)動幾乎不可編程的或陣列，但GAL的輸出部分則跟以往完全不同，采用了結(jié)構(gòu)功能靈活多變的OLMC。只需用戶編程設(shè)置好結(jié)構(gòu)控制字，即可改變OLMC的工作模式，得到不同的輸出結(jié)構(gòu)。因此輸出部分的OLMC結(jié)構(gòu)是GAL通用性強，使用靈活倍受歡迎的主要原因。GAL16V8中的OLMC結(jié)構(gòu)如圖7.2.2所示，圖中的（n）是OLMC的編號，它與OLMC相連的引腳號相同，（m）是相鄰OLMC的編號。第十二頁，共35頁。

7.2.2輸出邏輯宏單元OLMC由圖可見，改變四個數(shù)據(jù)選擇器的地址可改變OLMC電路的邏輯結(jié)構(gòu)，改變電路的功能。比如輸出數(shù)據(jù)選擇器OMUX地址輸入若為0，則來自與陣列的那組與項經(jīng)或門生成與或式，再與XOR（n）異或后即可經(jīng)OMUX輸出，否則還須再經(jīng)D觸發(fā)器存儲后才能經(jīng)OMUX輸出。前者實現(xiàn)的是組合邏輯，而后者實現(xiàn)的是時序邏輯。當XOR（n）=1時，經(jīng)或門生成的與或函數(shù)式經(jīng)異或門后變成反函數(shù)（此時異或門等效于一個非門），而當XOR（n）=0時則原與或函數(shù)式不發(fā)生變化（此時異或門等效于一根短路線）。當SYN=0時，CLK與引腳1相連，OE與引腳11相連，芯片可用于實現(xiàn)時序邏輯，否則它們均斷開，只能實現(xiàn)組合邏輯。第十三頁，共35頁。

7.2.2輸出邏輯宏單元OLMC因此只要改變圖中AC0、AC1（n）、XOR（n）、SYN的值即可改變OLMC電路的邏輯結(jié)構(gòu)。而AC0、AC1（n）、XOR（n）、SYN都是GAL器件片內(nèi)結(jié)構(gòu)控制字中的結(jié)構(gòu)控制位，如圖7.2.3所示。只要編程改寫結(jié)構(gòu)控制字，便可改變整個OLMC的邏輯結(jié)構(gòu)。

由圖7.2.3可見，SYN和AC0都只有1位，因此它們的取值組合將決定整個芯片所有OLMC的工作模式（共有3種）。AC1（n）取值的不同，將使指定編號（n）的OLMC具有不同的電路結(jié)構(gòu)組態(tài)，它們之間的關(guān)系如表7.2.1所示。各種電路結(jié)構(gòu)組態(tài)的簡化電路見圖7.2.4。第十四頁，共35頁。SYNAC0AC1（n）工作模式電路結(jié)構(gòu)組態(tài)簡化電路圖101組合單向模式專用輸入結(jié)構(gòu)圖7.1.6（a）0專用輸出結(jié)構(gòu)圖7.1.6（b）111組合雙向模式組合輸入/輸出結(jié)構(gòu)圖7.1.6（c）011寄存器模式時序電路中的組合I/O結(jié)構(gòu)圖7.1.6（d）0寄存器輸出結(jié)構(gòu)圖7.1.6（e）表7.2.1OLMC的5種電路結(jié)構(gòu)組態(tài)圖7.2.4OLMC的5種電路結(jié)構(gòu)組態(tài)簡化電路（圖中NC表示不連接）

7.2.2輸出邏輯宏單元OLMC第十五頁，共35頁。SYNAC0AC1（n）工作模式電路結(jié)構(gòu)組態(tài)簡化電路圖101組合單向模式專用輸入結(jié)構(gòu)圖7.1.6（a）0專用輸出結(jié)構(gòu)圖7.1.6（b）111組合雙向模式組合輸入/輸出結(jié)構(gòu)圖7.1.6（c）011寄存器模式時序電路中的組合I/O結(jié)構(gòu)圖7.1.6（d）0寄存器輸出結(jié)構(gòu)圖7.1.6（e）表7.2.1OLMC的5種電路結(jié)構(gòu)組態(tài)圖7.2.4OLMC的5種電路結(jié)構(gòu)組態(tài)簡化電路（圖中NC表示不連接）

7.2.2輸出邏輯宏單元OLMC第十六頁，共35頁。SYNAC0AC1（n）工作模式電路結(jié)構(gòu)組態(tài)簡化電路圖101組合單向模式專用輸入結(jié)構(gòu)圖7.1.6（a）0專用輸出結(jié)構(gòu)圖7.1.6（b）111組合雙向模式組合輸入/輸出結(jié)構(gòu)圖7.1.6（c）011寄存器模式時序電路中的組合I/O結(jié)構(gòu)圖7.1.6（d）0寄存器輸出結(jié)構(gòu)圖7.1.6（e）表7.2.1OLMC的5種電路結(jié)構(gòu)組態(tài)圖7.2.4OLMC的5種電路結(jié)構(gòu)組態(tài)簡化電路（圖中NC表示不連接）

7.2.2輸出邏輯宏單元OLMC第十七頁，共35頁。

需要說明的是，結(jié)構(gòu)控制字的內(nèi)容無需設(shè)計人員逐位設(shè)定，而是由EDA設(shè)計開發(fā)工具軟件根據(jù)用戶的引腳安排，以及要實現(xiàn)的電路功能自動生成，于編程下載時自動寫入芯片內(nèi)部的。此外，GAL器件片內(nèi)還有一個1位的加密單元及一個64位的可編程電子標簽。設(shè)置加密位可給芯片加密上鎖，防止技術(shù)外泄，而電子標簽可供設(shè)計開發(fā)者記錄器件編號、電路名稱、編程日期、編程次數(shù)等各種識別信息，以便區(qū)分裝載了不同設(shè)計的同型號芯片，以及進行產(chǎn)品的質(zhì)量跟蹤等。

7.2.2輸出邏輯宏單元OLMC第十八頁，共35頁。7.3復雜可編程邏輯器件CPLD隨著數(shù)字電子系統(tǒng)功能日益復雜，規(guī)模迅速加大，GAL在集成度和性能方面很快又難以滿足要求，集成度高、功能更強大的CPLD應(yīng)運而生。為便于使用，如今的CPLD普遍集成了編程所需的高壓脈沖產(chǎn)生電路以及編程控制電路，成了在系統(tǒng)可編程（ISP，InSystemProgrammable）器件，編程時無須另外編程器，也無須將器件從系統(tǒng)中拔出。第十九頁，共35頁。7.3.1CPLD的基本結(jié)構(gòu)

CPLD是在GAL結(jié)構(gòu)的基礎(chǔ)上擴展改進而成的陣列型高密度PLD（HDPLD，HighDensityPLD），其基本結(jié)構(gòu)和GAL類似，但集成度大得多。為有效提高資源利用率、降低功耗，CPLD集成度的提高并非簡單地加大GAL的集成規(guī)模，形成一個巨大的GAL，而是分區(qū)擴展，片內(nèi)如同包含很多個GAL。每個“GAL”作為CPLD芯片中的一個可編程邏輯塊，通過片內(nèi)可編程互連資源和I/O控制塊連接構(gòu)成待設(shè)計系統(tǒng)。盡管不同廠商生產(chǎn)的CPLD器件結(jié)構(gòu)千差萬別，但主要都由上述的可編程邏輯塊、可編程內(nèi)部連線資源和I/O控制塊三大部分構(gòu)成，其結(jié)構(gòu)如圖7.3.1所示。第二十頁，共35頁。

7.3.2可編程邏輯塊

可編程邏輯塊是CPLD實現(xiàn)邏輯功能的主要資源，結(jié)構(gòu)與GAL相似，但存在一些不同之處，主要在于內(nèi)含乘積項分配陣列、每個宏單元內(nèi)可含多個觸發(fā)器且有異步控制端，宏單元的輸出未必面向引腳（故不稱之輸出邏輯宏單元），和芯片引腳無固定連接，須通過I/O模塊才能連上，其結(jié)構(gòu)如圖7.3.2所示。第二十一頁，共35頁。

7.3.2可編程邏輯塊

由于PLD作為一種通用芯片，只能從統(tǒng)計的角度為各或門設(shè)置個數(shù)相對合理的與項，而實際運用中不同邏輯所需與項個數(shù)不同。為避免因預設(shè)與項個數(shù)過多造成閑置浪費，或個數(shù)過少而不夠用，特在可編程邏輯塊的與陣列和或門之間設(shè)置了乘積項分配單元，用于對與陣列生成的與項進行合理分配、調(diào)整歸屬。因不同公司的產(chǎn)品采用的結(jié)構(gòu)及方法各不相同，為便于說明，現(xiàn)以CPLD中流行的MAX7000系列產(chǎn)品為例來介紹。在MAX7000系列產(chǎn)品中，乘積項的分配是以“乘積項共享”和“并聯(lián)擴展項”的方式來進行調(diào)整的，如圖7.3.3所示。

在以往的GAL產(chǎn)品中，每個OLMC只含一個觸發(fā)器，經(jīng)常難以滿足系統(tǒng)設(shè)計對觸發(fā)器資源的需求，為此可編程邏輯塊中的每個宏單元內(nèi)往往含有多個觸發(fā)器且?guī)М惒娇刂贫耍M足異步控制需要，如異步復位）。由于芯片外圍引腳有限，因此大量擴充出來的宏單元及觸發(fā)器的輸出并不送至I/O引腳，而是作為隱埋宏單元或隱埋觸發(fā)器，用以擴充芯片內(nèi)部硬件資源，滿足系統(tǒng)設(shè)計中對硬件資源更加苛刻的需求。第二十二頁，共35頁。7.3.3可編程互連資源可編程互連資源提供大量用于連接各個可編程邏輯模塊、I/O控制塊和芯片外圍引腳的通道。它如同傳統(tǒng)數(shù)字電子電路實驗中用到的面包板和跳線，能將各功能器件連成系統(tǒng)。該互連結(jié)構(gòu)形式因產(chǎn)商不同而異，但實現(xiàn)的基本原理主要有兩種：以電子開關(guān)原理連通或以邏輯傳遞方式“連通”。以電子開關(guān)連通的結(jié)構(gòu)原理如圖7.3.4所示。片內(nèi)可編程互連資源區(qū)中的連線通過E2CMOS管與可編程邏輯塊或I/O控制塊相連。當E2CMOS管被編程為導通時實現(xiàn)連通，否則斷開。第二十三頁，共35頁。7.3.3可編程互連資源

以邏輯傳遞方式“連通”的結(jié)構(gòu)原理如圖7.3.5所示。片內(nèi)可編程互連資源區(qū)中連線的邏輯信號通過組合邏輯運算輸出給可編程邏輯塊或I/O引腳，經(jīng)編程設(shè)置可使某條可編程互連線上的邏輯值傳遞到可編程邏輯塊或I/O引腳，實現(xiàn)邏輯傳遞方式的“連通”。第二十四頁，共35頁。7.3.4I/O控制塊由于芯片內(nèi)部硬件資源規(guī)模龐大而芯片外圍引腳有限，要求科學高效地用好每一個引腳資源。為此CPLD通過I/O控制塊，實現(xiàn)片內(nèi)硬件資源與片外引腳的連接，并設(shè)置合適的I/O模式。以MAX7000系列產(chǎn)品為例，其I/O控制塊如圖7.3.6所示。第二十五頁，共35頁。7.3.4I/O控制塊

圖中每根引腳都連有一個三態(tài)緩沖器，其使能控制信號來自I/OMUX，可根據(jù)編程選中不同路徑的輸入信號，可將該引腳單獨設(shè)置為輸入、輸出或雙向工作模式。當使能控制信號選中接地時，該引腳只能工作于輸入模式；當使能控制信號選中接電源VCC時，該引腳工作于輸出模式；當使能控制信號選中來自片內(nèi)可編程互連資源中的信號時，該引腳還可工作于雙向模式；其他控制信號的作用是進行相關(guān)引腳端口性能的設(shè)置。比如可將輸出緩沖門設(shè)置成漏極開路輸出形式，以提高該輸出引腳的驅(qū)動能力；或減緩輸出緩沖門的電壓擺率，以降低工作速度要求不高的信號在開關(guān)瞬間產(chǎn)生的噪聲。第二十六頁，共35頁。7.4現(xiàn)場可編程門陣列FPGAFPGA產(chǎn)生于20世紀80年代中期，是與傳統(tǒng)PLD不同的另一種PLD，它從一開始就采用門陣列的結(jié)構(gòu)形式，即由邏輯功能塊排成陣列組成，并由可編程互連資源連接來實現(xiàn)所需的設(shè)計。由于構(gòu)成FPGA中的各組成部分都可由用戶現(xiàn)場編程連接完成設(shè)計，而無須交由IC工廠掩膜，故稱之現(xiàn)場可編程門陣列。第二十七頁，共35頁。7.4.1FPGA的基本結(jié)構(gòu)跟CPLD一樣，F(xiàn)PGA也主要由可編程邏輯塊、可編程互連資源和可編程I/O塊三種基本可編程單元構(gòu)成，其結(jié)構(gòu)框圖如圖7.4.1所示。但由于FPGA與CPLD發(fā)展沿革不同，導致各可編程單元雖功能相似，但結(jié)構(gòu)特點卻有所不同，命名也各不同。第二十八頁，共35頁。圖中IOB(Input/OutputBlock，輸入/輸出模塊)與CPLD中的I/O控制塊的功能相似，用于將芯片內(nèi)部電路節(jié)點與芯片外圍引腳取得連接關(guān)系，確定相關(guān)引腳為輸入、輸出還是雙向腳，并使之具備應(yīng)有的驅(qū)動能力；CLB(ConfigurableLogicBlock，可配置邏輯模塊)與CPLD中的可編程邏輯塊的功能相似，但多用“查表”方式生成組合邏輯函數(shù)，再與塊內(nèi)觸發(fā)器構(gòu)成時序電路；IR(InterconnectResource，互連資源)與CPLD可編程互連資源的功能相似，但與CPLD分布7.4.1FPGA的基本結(jié)構(gòu)相對集中的可編程互連區(qū)相比,IR較分散地遍布于芯片內(nèi)部各個邏輯模塊之間，通過編程實現(xiàn)CLB與CLB及CLB與IOB之間的連接，其作用類似于傳統(tǒng)數(shù)字電子技術(shù)實驗中的面包板及跳線。

需要說明的是，對于采用SRAM工藝的FPGA芯片，片內(nèi)還須有一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器。第二十九頁，共35頁。可配置邏輯塊CLB是FPGA實現(xiàn)邏輯功能的主要資源。不同公司的產(chǎn)品結(jié)構(gòu)各不相同，差異很大。通常認為CLB主要由LUT、可編程控制數(shù)據(jù)選擇器和可編程控制寄存器三大部分構(gòu)成，如圖7.4.2所示。7.4.2可配置邏輯塊CLB圖中LUT跟CPLD的可編程邏輯塊中與或陣列的作用一樣，用于生產(chǎn)組合邏輯函數(shù)，但是采用查表法實現(xiàn)的；可編程控制數(shù)選器用于設(shè)定信號的傳輸路徑；可編程控制寄存器可跟前邊LUT生成的組合函數(shù)共同構(gòu)成時序邏輯。

需要說明的是，通常一個CLB所涉及的硬件資源規(guī)模遠比CPLD中的一個可編程邏輯塊小得多，占用的芯片面積也比可編程邏輯塊小得多，所以為實現(xiàn)復雜系統(tǒng)，F(xiàn)PGA內(nèi)部包含規(guī)模龐大的CLB陣列。第三十頁，共35頁。為實現(xiàn)CLB陣列中的CLB之間、以及CLB和IOB之間的連接，F(xiàn)PGA內(nèi)有豐富的互連資源IR。其連接原理與CPLD中的可編程互連資源相似，但布線布局不同。7.4.3互連資源IR在CPLD中，可編程互連資源布局相對集中，如圖7.3.1所示，故常被稱為可編程互連陣列（PIA，ProgrammableInterconnectArray）。而在FPGA中，互連資源相對均勻地遍布整個芯片，如圖7.4.1所示。

因不同公司產(chǎn)品結(jié)構(gòu)差異太大，不便歸納總結(jié)，這里就不一一舉例說明，有興趣的讀者可參考相關(guān)產(chǎn)品器件手冊。第三十一頁，共35頁。簡單PLD產(chǎn)品因集成規(guī)模較小，片內(nèi)資源很有限。即便是GAL芯片，其規(guī)模也只有通用數(shù)字MSI芯片的數(shù)倍，難以面向大型復雜數(shù)字系統(tǒng)，只適用于一些簡單數(shù)字電子小產(chǎn)品的設(shè)計開發(fā)。面對大型復雜數(shù)字電子系統(tǒng)，須用CPLD或FPGA。由于CPLD與FPGA的發(fā)展演變沿革不同，它們所采用的基本結(jié)構(gòu)也不同，由此帶來各自不同的產(chǎn)品優(yōu)勢，在實際使用中應(yīng)根據(jù)設(shè)計對象的不同合理選用。由于CPLD中可編程邏輯塊的資源規(guī)模比FPGA中的CLB大得多，因此功能較強，有利于在單個可編程邏輯塊中完成較復雜邏輯、獲得較好的性能，但塊中資源不易充分利用。FPGA恰恰相反，且因CLB規(guī)模較小，單個CLB占用芯片面積小，在集成一個可編程邏輯塊所需的芯片面積上可集成大量的CLB，加上CLB的資源利用率較高，故在以單個芯片實現(xiàn)大系統(tǒng)的方面FPGA優(yōu)勢明顯。7.5PLD器件的選用