4抽頭直接FIR濾波器-基礎電子

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系數為{－1，3，75，3.75，-1}的濾波器的VHDL設計如下：

這一設計是對圖中直接FIR濾波器結構的文字解釋，這種設計對對稱和非對稱濾波器都適用。抽頭延遲線每個抽頭的輸出分別乘以相應加權的二進制值，再將結果相加。對應脈沖10的濾波器脈沖響應y如圖2所示。注意：MaxPlusll是以無符號數顯示-10的，也就是256-10＝246。

圖1直接形式的FIR濾波器

圖2脈沖輸入為1O時FIR濾波器的VHDL仿真結果

有3種顯而易見的措施可以改進這一設計：

（1）用優(yōu)化CSD碼實現每個濾波器系數。

（2）通過流水線來提高有效的乘法器速度。輸出加法器應該安排在流水線平衡樹中。如果系數被編碼成“2的冪”形式，流水線乘法器和加法器樹就可以合并。流水線技術具有較低的成本，這是因為通常不應用La寄存器的緣故。如果在樹中相加項的數目不是“2的冪”形式，可能還會需要少量額外的流水線寄存器。

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