計(jì)算機(jī)組成與結(jié)構(gòu)

計(jì)算機(jī)組成與結(jié)構(gòu)1第1頁(yè)，共104頁(yè)，2023年，2月20日，星期二第4章主存儲(chǔ)器4.1主存儲(chǔ)器概述4.2讀/寫(xiě)存儲(chǔ)器4.3非易失性存儲(chǔ)器4.4DRAM的研制與發(fā)展4.5半導(dǎo)體存儲(chǔ)器的組成與控制4.6多體交叉存儲(chǔ)器2第2頁(yè)，共104頁(yè)，2023年，2月20日，星期二4.1主存儲(chǔ)器概述一、主存儲(chǔ)器處于全機(jī)中心地位

在現(xiàn)代計(jì)算機(jī)中，主存儲(chǔ)器處于全機(jī)中心地位，其原因是：

(1)當(dāng)前計(jì)算機(jī)正在執(zhí)行的程序和數(shù)據(jù)(除了暫存于CPU寄存器以外的所有原始數(shù)據(jù)、中間結(jié)果和最后結(jié)果)均存放在存儲(chǔ)器中。CPU直接從存儲(chǔ)器取指令或存取數(shù)據(jù)。3第3頁(yè)，共104頁(yè)，2023年，2月20日，星期二

(2)計(jì)算機(jī)系統(tǒng)中輸入輸出設(shè)備數(shù)量增多，數(shù)據(jù)傳送速度加快，因此采用了直接存儲(chǔ)器存取(DMA)技術(shù)和輸入輸出通道技術(shù)，在存儲(chǔ)器與輸入輸出系統(tǒng)之間直接傳送數(shù)據(jù)。

(3)共享存儲(chǔ)器的多處理機(jī)的出現(xiàn)，利用存儲(chǔ)器存放共享數(shù)據(jù)，并實(shí)現(xiàn)處理機(jī)之間的通信，更加強(qiáng)了存儲(chǔ)器作為全機(jī)中心的作用。

4第4頁(yè)，共104頁(yè)，2023年，2月20日，星期二

現(xiàn)在大部分計(jì)算機(jī)中還設(shè)置有輔助存儲(chǔ)器(簡(jiǎn)稱輔存)或外存儲(chǔ)器(簡(jiǎn)稱外存)，通常用來(lái)存放主存的副本和當(dāng)前不在運(yùn)行的程序和數(shù)據(jù)。在程序執(zhí)行過(guò)程中，每條指令所需的數(shù)據(jù)及取下一條指令的操作都不能直接訪問(wèn)輔助存儲(chǔ)器。

由于中央處理器是高速器件，而主存的讀寫(xiě)速度則慢得多，不少指令的執(zhí)行速度與主存儲(chǔ)器技術(shù)的發(fā)展密切相關(guān)。5第5頁(yè)，共104頁(yè)，2023年，2月20日，星期二二、主存儲(chǔ)器分類

能用來(lái)作為存儲(chǔ)器的器件和介質(zhì)，除了其基本存儲(chǔ)單元有兩個(gè)穩(wěn)定的物理狀態(tài)來(lái)存儲(chǔ)二進(jìn)制信息以外，還必須滿足一些技術(shù)上的要求。例如，便于與電信號(hào)轉(zhuǎn)換，便于讀寫(xiě)、速度高、容量大和可靠性高等。另外價(jià)格也是一個(gè)很重要的因素。從20世紀(jì)50年代開(kāi)始，磁心存儲(chǔ)器曾一度成為主存的主要存儲(chǔ)介質(zhì)，但從20世紀(jì)70年代開(kāi)始，逐步被半導(dǎo)體存儲(chǔ)器所取代，目前的計(jì)算機(jī)都使用半導(dǎo)體存儲(chǔ)器。6第6頁(yè)，共104頁(yè)，2023年，2月20日，星期二主存儲(chǔ)器的類型：

(1)隨機(jī)存儲(chǔ)器(randomaccessmemory，簡(jiǎn)稱RAM)

隨機(jī)存儲(chǔ)器(又稱讀寫(xiě)存儲(chǔ)器)指通過(guò)指令可以隨機(jī)地、個(gè)別地對(duì)各個(gè)存儲(chǔ)單元進(jìn)行訪問(wèn)，一般訪問(wèn)所需時(shí)間基本固定，而與存儲(chǔ)單元地址無(wú)關(guān)。

(2)只讀存儲(chǔ)器(read-onlymemory，簡(jiǎn)稱ROM)

只讀存儲(chǔ)器是一種對(duì)其內(nèi)容只能讀不能寫(xiě)入的存儲(chǔ)器，在制造芯片時(shí)預(yù)先寫(xiě)入內(nèi)容。它通常用來(lái)存放固定不變的程序、漢字字型庫(kù)、字符及圖形符號(hào)等?！捎谒妥x寫(xiě)存儲(chǔ)器分享主存儲(chǔ)器的同一個(gè)地址空間，故仍屬于主存儲(chǔ)器的一部分。7第7頁(yè)，共104頁(yè)，2023年，2月20日，星期二

(3)可編程序的只讀存儲(chǔ)器(programmableROM，簡(jiǎn)稱PROM)

一次性寫(xiě)入的存儲(chǔ)器，寫(xiě)入后，只能讀出其內(nèi)容，而不能再進(jìn)行修改。

(4)可擦除可編程序只讀存儲(chǔ)器(erasablePROM，簡(jiǎn)稱EPROM)

可用紫外線擦除其內(nèi)容的PROM，擦除后可再次寫(xiě)入。

(5)可用電擦除的可編程只讀存儲(chǔ)器(electricallyEPROM，簡(jiǎn)稱E2PROM)

可用電改寫(xiě)其內(nèi)容的存儲(chǔ)器，近年來(lái)發(fā)展起來(lái)的快擦型存儲(chǔ)器(flashmemory)具有E2PROM的特點(diǎn)。

8第8頁(yè)，共104頁(yè)，2023年，2月20日，星期二

上述各種存儲(chǔ)器，除了RAM以外，即使停電，仍能保持其內(nèi)容，稱之為“非易失性存儲(chǔ)器”，而RAM為“易失性存儲(chǔ)器”。9第9頁(yè)，共104頁(yè)，2023年，2月20日，星期二三、主存儲(chǔ)器的主要技術(shù)指標(biāo)

主存儲(chǔ)器的主要性能指標(biāo)為主存容量、存儲(chǔ)器存取時(shí)間和存儲(chǔ)周期時(shí)間。

10第10頁(yè)，共104頁(yè)，2023年，2月20日，星期二

計(jì)算機(jī)可尋址的最小信息單位是一個(gè)存儲(chǔ)字，相鄰的存儲(chǔ)器地址表示相鄰存儲(chǔ)字，這種機(jī)器稱為“字可尋址”機(jī)器。一個(gè)存儲(chǔ)字所包括的二進(jìn)制位數(shù)稱為字長(zhǎng)。一個(gè)字又可以劃分為若干個(gè)“字節(jié)”，現(xiàn)代計(jì)算機(jī)中，大多數(shù)把一個(gè)字節(jié)定為8個(gè)二進(jìn)制位，因此，一個(gè)字的字長(zhǎng)通常是8的倍數(shù)。有些計(jì)算機(jī)可以按“字節(jié)”尋址，因此，這種機(jī)器稱為“字節(jié)可尋址”計(jì)算機(jī)。以字或字節(jié)為單位來(lái)表示主存儲(chǔ)器存儲(chǔ)單元的總數(shù)，就得到了主存儲(chǔ)器的容量。11第11頁(yè)，共104頁(yè)，2023年，2月20日，星期二

指令中地址碼的位數(shù)決定了主存儲(chǔ)器的可直接尋址的最大空間。例如，32位超級(jí)微型機(jī)提供32位物理地址，支持對(duì)4G字節(jié)的物理主存空間的訪問(wèn)(G表示千兆，常用的計(jì)量存儲(chǔ)空間的單位還有K，M。K為210，M為220，G為230)。

主存儲(chǔ)器的另一個(gè)重要的性能指標(biāo)是存儲(chǔ)器的速度，一般用存儲(chǔ)器存取時(shí)間和存儲(chǔ)周期來(lái)表示。12第12頁(yè)，共104頁(yè)，2023年，2月20日，星期二

存儲(chǔ)器存取時(shí)間(memoryaccesstime)又稱存儲(chǔ)器訪問(wèn)時(shí)間，是指從啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)歷的時(shí)間。

存儲(chǔ)周期(memorycycletime)指連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作(例如連續(xù)兩次讀操作)所需間隔的最小時(shí)間。通常，存儲(chǔ)周期略大于存取時(shí)間，其差別與主存儲(chǔ)器的物理實(shí)現(xiàn)細(xì)節(jié)有關(guān)。到80年代初，采用MOS工藝的存儲(chǔ)器，其存儲(chǔ)器存取周期最快已達(dá)lOOns，目前已有10ns的RAM上市。13第13頁(yè)，共104頁(yè)，2023年，2月20日，星期二

主存儲(chǔ)器的速度和容量?jī)身?xiàng)指標(biāo)，隨著存儲(chǔ)器件的發(fā)展得到了極大地提高。但是，即使在半導(dǎo)體存儲(chǔ)器件的價(jià)格已經(jīng)大大下降的今天，具有合適價(jià)格的主存儲(chǔ)器能提供信息的速度總是跟不上CPU的處理指令和數(shù)據(jù)的速度。14第14頁(yè)，共104頁(yè)，2023年，2月20日，星期二四、主存儲(chǔ)器的基本操作

主存儲(chǔ)器用來(lái)暫時(shí)存儲(chǔ)CPU正在使用的指令和數(shù)據(jù)，它和CPU的關(guān)系最為密切。主存儲(chǔ)器和CPU的連接是由總線支持的，連接形式如圖4．1所示。總線包括數(shù)據(jù)總線，地址總線和控制總線。CPU通過(guò)使用AR(地址寄存器)和DR(數(shù)碼寄存器)和主存進(jìn)行數(shù)據(jù)傳送。若AR為K位字長(zhǎng)，DR為n位字長(zhǎng)，則允許主存包含2K個(gè)可尋址單位(字節(jié)或字)。在一個(gè)存儲(chǔ)周期內(nèi)，CPU和主存之間通過(guò)總線進(jìn)行n位數(shù)據(jù)傳送。此外，控制總線包括控制數(shù)據(jù)傳送的讀(read)、寫(xiě)(write)和表示存儲(chǔ)器功能完成的(ready)控制線。15第15頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.1主存儲(chǔ)器與CPU的聯(lián)系16第16頁(yè)，共104頁(yè)，2023年，2月20日，星期二

為了從存儲(chǔ)器中取一個(gè)信息字，CPU必須指定存儲(chǔ)器字地址，并進(jìn)行“讀”操作。CPU需要把信息字的地址送到AR，經(jīng)地址總線送往主存儲(chǔ)器。同時(shí)，CPU應(yīng)用控制線(read)發(fā)一個(gè)“讀”請(qǐng)求。此后，CPU等待從主存儲(chǔ)器發(fā)來(lái)的回答信號(hào)，通知CPU“讀”操作完成。主存儲(chǔ)器通過(guò)ready線做出回答，若ready信號(hào)為“1”，說(shuō)明存儲(chǔ)字的內(nèi)容已經(jīng)讀出，并放在數(shù)據(jù)總線上，送人DR。這時(shí)，“取”數(shù)操作完成。17第17頁(yè)，共104頁(yè)，2023年，2月20日，星期二

為了“存”一個(gè)字到主存，CPU先將信息字在主存中的地址經(jīng)AR送地址總線，并將信息字送DR。同時(shí)，發(fā)出“寫(xiě)”命令。此后，CPU等待寫(xiě)操作完成信號(hào)。主存儲(chǔ)器從數(shù)據(jù)總線接收到信息字并按地址總線指定的地址存儲(chǔ)，然后經(jīng)ready控制線發(fā)回存儲(chǔ)器操作完成信號(hào)。這時(shí)，“存”數(shù)操作完成。從以上討論可見(jiàn)，CPU與主存之間采取異步工作方式，以ready信號(hào)表示一次訪存操作的結(jié)束。18第18頁(yè)，共104頁(yè)，2023年，2月20日，星期二4.2讀/寫(xiě)存儲(chǔ)器

(即隨機(jī)存儲(chǔ)器(RAM))

半導(dǎo)體讀／寫(xiě)存儲(chǔ)器按存儲(chǔ)元件在運(yùn)行中能否長(zhǎng)時(shí)間保存信息來(lái)分，有靜態(tài)存儲(chǔ)器和動(dòng)態(tài)存儲(chǔ)器兩種。前者利用雙穩(wěn)態(tài)觸發(fā)器來(lái)保存信息，只要不斷電，信息是不會(huì)丟失的，動(dòng)態(tài)存儲(chǔ)器利用MOS電容存儲(chǔ)電荷來(lái)保存信息，使用時(shí)需不斷給電容充電才能使信息保持。靜態(tài)存儲(chǔ)器的集成度低，但功耗較大；動(dòng)態(tài)存儲(chǔ)器的集成度高，功耗小，它主要用于大容量存儲(chǔ)器。19第19頁(yè)，共104頁(yè)，2023年，2月20日，星期二1．靜態(tài)存儲(chǔ)器(SRAM)(1)存儲(chǔ)單元和存儲(chǔ)器圖4．2是MOS靜態(tài)存儲(chǔ)器的存儲(chǔ)單元的線路。它由六管組成。T1---T4組成兩個(gè)反相器，兩反相器是交叉耦合連接的，它們組成一個(gè)觸發(fā)器。為了使觸發(fā)器能成為讀出和寫(xiě)入信息的存儲(chǔ)單元，還需要T5,T6。把它和字線、位線連接起來(lái)。20第20頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.2MOS靜態(tài)存儲(chǔ)器的存儲(chǔ)單元21第21頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.3MOS靜態(tài)存儲(chǔ)器結(jié)構(gòu)圖圖4.3是用圖4.2所示單元組成的16X1位靜態(tài)存儲(chǔ)器的結(jié)構(gòu)圖。22第22頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.41K靜態(tài)存儲(chǔ)器框圖圖4．4所示是1K×1位靜態(tài)存儲(chǔ)器的框圖。23第23頁(yè)，共104頁(yè)，2023年，2月20日，星期二(2)開(kāi)關(guān)特性

靜態(tài)存儲(chǔ)器的片選、寫(xiě)允許、地址和寫(xiě)人數(shù)據(jù)在時(shí)間配合上有一定要求。描述這些配合要求的參數(shù)以及輸出傳輸延遲有很多種。了解這些參數(shù)對(duì)于正確使用存儲(chǔ)器是很重要的。下面介紹這些參數(shù)。24第24頁(yè)，共104頁(yè)，2023年，2月20日，星期二①讀周期的參數(shù)

根據(jù)地址和片選信號(hào)建立時(shí)間的先后不同，有兩種讀數(shù)時(shí)間。若片選信號(hào)先建立，其輸入輸出波形如圖4．5(a)所示；若地址先建立，其輸入輸出波形如圖4．5(b)所示。和它相對(duì)應(yīng)的參數(shù)有：地址讀數(shù)時(shí)間taAdr片選讀時(shí)間taCS片禁止到輸出的傳輸延遲tPLHCS→Dout地址對(duì)片選的建立時(shí)間tSUAdr→CS25第25頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.5存儲(chǔ)器芯片讀數(shù)時(shí)間26第26頁(yè)，共104頁(yè)，2023年，2月20日，星期二②寫(xiě)周期的參數(shù)地址對(duì)寫(xiě)允許WE的建立時(shí)間tSUAdr，地址對(duì)寫(xiě)允許WE的保持時(shí)間thAdr，片選對(duì)寫(xiě)控制的建立時(shí)間tsuCS和保持時(shí)間thCS輸入數(shù)據(jù)對(duì)寫(xiě)允許的建立時(shí)間tsuDIN數(shù)據(jù)對(duì)寫(xiě)允許的保持時(shí)間thDIN最小寫(xiě)允許寬度tWWE27第27頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.6描述寫(xiě)周期的開(kāi)關(guān)參數(shù)28第28頁(yè)，共104頁(yè)，2023年，2月20日，星期二2．動(dòng)態(tài)存儲(chǔ)器(DRAM)

(1)存儲(chǔ)單元和存儲(chǔ)器原理先介紹動(dòng)態(tài)存儲(chǔ)單元。為了便于理解它的原理，先介紹早期1K位動(dòng)態(tài)存儲(chǔ)器所用的三管式存儲(chǔ)單元，圖4．7是三管存儲(chǔ)單元電路圖。29第29頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.7三管存儲(chǔ)單元電路圖30第30頁(yè)，共104頁(yè)，2023年，2月20日，星期二

它的讀出及寫(xiě)入部分是分開(kāi)的。讀出時(shí)，讀出數(shù)據(jù)線先預(yù)充電至高電位，然后讀出選擇線來(lái)高電位，使T3導(dǎo)通，若極間電容C上儲(chǔ)存有電荷，則T2導(dǎo)通，讀出數(shù)據(jù)線便通過(guò)T2，T3接地，讀出電壓為地電平；若C上無(wú)儲(chǔ)存電荷，則T2不導(dǎo)通，讀出數(shù)據(jù)線的電壓無(wú)變化。寫(xiě)入時(shí)，在寫(xiě)人數(shù)據(jù)線上加寫(xiě)入信號(hào)，在寫(xiě)人選擇線上加高電位，則T1導(dǎo)通，C隨寫(xiě)入信號(hào)而充電或放電。若T1截止，則C的電壓保持不變。三管單元布線較復(fù)雜，所用元件仍較多，但電路穩(wěn)定。31第31頁(yè)，共104頁(yè)，2023年，2月20日，星期二

繼1K位動(dòng)態(tài)存儲(chǔ)器問(wèn)世后，又研制成功了4K位動(dòng)態(tài)存儲(chǔ)器。在4K位存儲(chǔ)器中，為了提高集成度，對(duì)三管單元進(jìn)行了簡(jiǎn)化，便出現(xiàn)了單管單元，線路如圖4．8所示。32第32頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.8單管存儲(chǔ)單元線路圖33第33頁(yè)，共104頁(yè)，2023年，2月20日，星期二

它由一個(gè)晶體管和一個(gè)與源極相連的電容組成。和三管單元相比，它省去了T2，而把信息存儲(chǔ)在電容Cs上；由Cs上有無(wú)電荷分別表示“1”和“0”；同時(shí)把寫(xiě)入管T1和讀出管T3合并成一個(gè)管子T。T起地址選擇作用。單管單元只設(shè)置一條選擇線(即字線)，一條數(shù)據(jù)線(即位線)。單管單元寫(xiě)入過(guò)程如下：對(duì)某單元寫(xiě)入時(shí)，字線為高電平，T導(dǎo)通。若數(shù)據(jù)線為低電平(寫(xiě)1)且Cs上無(wú)儲(chǔ)存電荷，則接在Cs一端的VDD通過(guò)T對(duì)Cs充電；若數(shù)據(jù)線為高電平(寫(xiě)0)且Cs上有儲(chǔ)存電荷，則Cs通過(guò)T放電；如寫(xiě)入的數(shù)據(jù)與原存數(shù)據(jù)相同，則Cs上的電荷保持不變。對(duì)單元讀出時(shí)，數(shù)據(jù)線預(yù)充電至高電平。當(dāng)字線來(lái)高電平，T導(dǎo)通，若原來(lái)Cs上就充‘有電荷，則Cs放電，使數(shù)據(jù)線電位下降，此時(shí)若在數(shù)據(jù)線上接一個(gè)讀出放大器，便可檢出Cs的“1”態(tài)，若原來(lái)Cs上無(wú)電荷，則數(shù)據(jù)線無(wú)電位變化，放大器無(wú)輸出。表示Cs上存儲(chǔ)的是“0”。

34第34頁(yè)，共104頁(yè)，2023年，2月20日，星期二

繼4K位動(dòng)態(tài)存儲(chǔ)器之后，又研制了16K位、64K位和4M位等容量更大的存儲(chǔ)器，它們的單元電路形式和4K位相同。單管單元的優(yōu)點(diǎn)是線路簡(jiǎn)單，單元占用面積小，速度快。但它的缺點(diǎn)是：讀出是破壞性的，故讀出后要立即對(duì)單元進(jìn)行“重寫(xiě)”，以恢復(fù)原信息；單元讀出信號(hào)很小，要求有高靈敏度的讀出放大器。16KXl動(dòng)態(tài)存儲(chǔ)器的原理和容量更大的動(dòng)態(tài)存儲(chǔ)器相似，為簡(jiǎn)單起見(jiàn)，下面以16KXl動(dòng)態(tài)存儲(chǔ)器為例介紹動(dòng)態(tài)存儲(chǔ)器的原理。35第35頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.916K×1動(dòng)態(tài)存儲(chǔ)器框圖36第36頁(yè)，共104頁(yè)，2023年，2月20日，星期二

圖4．9是16KXl位動(dòng)態(tài)存儲(chǔ)器的框圖，存儲(chǔ)單元采用單管單元。16K字存儲(chǔ)器需14位地址碼，為了減少封裝引腳數(shù)，地址碼分兩批(每批7位)送至存儲(chǔ)器。先送行地址，后送列地址。行地址由行地址選通信號(hào)RAS送入，列地址由列地址選通信號(hào)CAS送入，16K位存儲(chǔ)單元矩陣由兩個(gè)64X128陣列組成。讀出信號(hào)保存在讀出放大器(簡(jiǎn)稱讀放)中，讀出放大器由觸發(fā)器構(gòu)成。在讀出時(shí)，讀出放大器又使相應(yīng)的存儲(chǔ)單元的存儲(chǔ)信息自動(dòng)恢復(fù)(重寫(xiě))，所以讀出放大器還用作再生放大器。37第37頁(yè)，共104頁(yè)，2023年，2月20日，星期二(2)再生DRAM是通過(guò)把電荷充積到MOS管的柵極電容或?qū)ｉT(mén)的MOS電容中去來(lái)實(shí)現(xiàn)信息存儲(chǔ)的。但是由于電容漏電阻的存在，隨著時(shí)間的增加，其電荷會(huì)逐漸漏掉，從而使存儲(chǔ)的信息丟失。為了保證存儲(chǔ)信息不遭破壞，必須在電荷漏掉以前就進(jìn)行充電，以恢復(fù)原來(lái)的電荷。把這一充電過(guò)程稱為再生，或稱為刷新。對(duì)于DRAM，再生一般應(yīng)在小于或等于2ms的時(shí)間內(nèi)進(jìn)行一次。SRAM則不同，由于SRAM是以雙穩(wěn)態(tài)電路為存儲(chǔ)單元的，因此它不需要再生。38第38頁(yè)，共104頁(yè)，2023年，2月20日，星期二

DRAM采用“讀出”方式進(jìn)行再生。前面已經(jīng)講過(guò)，對(duì)單管單元的讀出是一種破壞性讀出(若單元中原來(lái)充有電荷，讀出時(shí)，Cs放電)，而接在單元數(shù)據(jù)線上的讀放是一個(gè)再生放大器，在讀出的同時(shí)，讀放又使該單元的存儲(chǔ)信息自動(dòng)地得以恢復(fù)。由于DRAM每列都有自己的讀放，因此，只要依次改變行地址，輪流對(duì)存儲(chǔ)矩陣的每一行所有單元同時(shí)進(jìn)行讀出，當(dāng)把所有行全部讀出一遍，就完成了對(duì)存儲(chǔ)器的再生(這種再生稱行地址再生)。39第39頁(yè)，共104頁(yè)，2023年，2月20日，星期二(3)時(shí)序圖

DRAM有以下幾種工作方式：讀工作方式，寫(xiě)工作方式，讀—改寫(xiě)工作方式，頁(yè)面工作方式和再生工作方式。下面介紹這幾種工作方式的時(shí)序圖，在介紹時(shí)序圖前，先介紹RAS，CAS與地址Adr的相互關(guān)系(圖4．10)。40第40頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.10動(dòng)態(tài)存儲(chǔ)器RAS、CAS與Adr的相互關(guān)系41第41頁(yè)，共104頁(yè)，2023年，2月20日，星期二

在這里，要強(qiáng)調(diào)以下三點(diǎn)：首先，由RAS的下沿把行地址送人存儲(chǔ)器的行地址鎖存器，然后再由CAS的下沿把列地址送人列地址鎖存器，因此，CAS的下沿必須滯后于RAS的下沿，其最小滯后值應(yīng)大于存儲(chǔ)器參數(shù)手冊(cè)的規(guī)定值。其次，RAS，CAS的負(fù)電平及正電平寬度分別應(yīng)大于手冊(cè)中的規(guī)定值，這是保證存儲(chǔ)器內(nèi)部電路正常工作以及能進(jìn)行預(yù)充電所必需的，CAS的上升沿可以在RAS的正電平也可在RAS的負(fù)電平期間發(fā)生。第三，行地址對(duì)RAS的下沿以及列地址對(duì)CAS的下沿均應(yīng)有足夠的地址建立時(shí)間t1,t2和地址保持時(shí)間t3，t4。在以后給出各種工作方式的時(shí)序圖中，RAS，CAS，Adr的相互關(guān)系就不再詳細(xì)畫(huà)出了。

各廠商生產(chǎn)的RAM芯片基本原理相同，但還存在差別，使用時(shí)請(qǐng)查閱各自的手冊(cè)。42第42頁(yè)，共104頁(yè)，2023年，2月20日，星期二①讀工作方式(WE=1)圖4.11是讀工作方式的時(shí)序圖。圖4.11動(dòng)態(tài)存儲(chǔ)器讀工作方式時(shí)序圖43第43頁(yè)，共104頁(yè)，2023年，2月20日，星期二②寫(xiě)工作方式(WE=0)圖4.12是寫(xiě)工作方式的時(shí)序圖。圖4.12動(dòng)態(tài)存儲(chǔ)器寫(xiě)工作方式時(shí)序圖44第44頁(yè)，共104頁(yè)，2023年，2月20日，星期二③讀-改寫(xiě)工作方式圖4.13給出了這種方式的時(shí)序圖。圖4.13動(dòng)態(tài)存儲(chǔ)器讀-改寫(xiě)工作方式的時(shí)序圖45第45頁(yè)，共104頁(yè)，2023年，2月20日，星期二④頁(yè)面工作方式頁(yè)面工作方式是地址分批輸入的動(dòng)態(tài)存儲(chǔ)器特有的工作方式。圖4.14是頁(yè)面讀方式的時(shí)序圖。圖4.14動(dòng)態(tài)存儲(chǔ)器頁(yè)面讀方式時(shí)序圖46第46頁(yè)，共104頁(yè)，2023年，2月20日，星期二⑤再生工作方式再生工作原理已作過(guò)介紹，再生工作方式將在下面討論，這里不再討論。47第47頁(yè)，共104頁(yè)，2023年，2月20日，星期二(4)DRAM與SRAM的比較

DRAM有很多優(yōu)點(diǎn)。首先，由于它使用簡(jiǎn)單的單管單元作為存儲(chǔ)單元，因此，每片存儲(chǔ)容量較大，約是SRAM的4倍；由于DRAM的地址是分批進(jìn)入的，所以它的引腳數(shù)比SRAM要少很多，它的封裝尺寸也可以比較小。這些特點(diǎn)使得在同一塊電路板上，使用DRAM的存儲(chǔ)容量要比用SRAM大4倍以上。其次，DRAM的價(jià)格比較便宜，大約只有SRAM的l／4。第三，由于使用動(dòng)態(tài)元件，DRAM所需功率大約只有SRAM的1／6。48第48頁(yè)，共104頁(yè)，2023年，2月20日，星期二由于上述優(yōu)點(diǎn)，DRAM作為計(jì)算機(jī)主存儲(chǔ)器的主要元件得到了廣泛的應(yīng)用，DRAM的存取速度以及存儲(chǔ)容量正在不斷改進(jìn)提高，目前，每片容量為64M位的DRAM已經(jīng)上市，更大容量的RAM也已研制出來(lái)。

DRAM存在不少缺點(diǎn)。首先，也是由于使用動(dòng)態(tài)元件，它的速度比SRAM要低。其次，DRAM需要再生，這不僅浪費(fèi)了寶貴的時(shí)間，還需要有配套的再生電路，它也要用去一部分功率。SRAM一般用作容量不大的高速存儲(chǔ)器。49第49頁(yè)，共104頁(yè)，2023年，2月20日，星期二4．3非易失性半導(dǎo)體存儲(chǔ)器

前面介紹的DRAM和SRAM均為可任意讀／寫(xiě)的隨機(jī)存儲(chǔ)器，當(dāng)?shù)綦姇r(shí)，所存儲(chǔ)的內(nèi)容立即消失，所以是易失性存儲(chǔ)器。下面介紹的半導(dǎo)體存儲(chǔ)器，即使停電，所存儲(chǔ)的內(nèi)容也不會(huì)丟失。根據(jù)半導(dǎo)體制造工藝的不同，可分為ROM，PROM，EPROM，E2PROM和FlashMemory。50第50頁(yè)，共104頁(yè)，2023年，2月20日，星期二1．只讀存儲(chǔ)器(ROM)

掩模式ROM由芯片制造商在制造時(shí)寫(xiě)入內(nèi)容，以后只能讀而不能再寫(xiě)入。其基本存儲(chǔ)原理是以元件的“有／無(wú)”來(lái)表示該存儲(chǔ)單元的信息(“1”或“0”)，可以用二極管或晶體管作為元件，顯而易見(jiàn)，其存儲(chǔ)內(nèi)容是不會(huì)改變的。51第51頁(yè)，共104頁(yè)，2023年，2月20日，星期二2．可編程序的只讀存儲(chǔ)器(PROM)PROM可由用戶根據(jù)自己的需要來(lái)確定ROM中的內(nèi)容，常見(jiàn)的熔絲式PROM是以熔絲的接通和斷開(kāi)來(lái)表示所存的信息為“1”或“0”。剛出廠的產(chǎn)品，其熔絲是全部接通的，使用前，用戶根據(jù)需要斷開(kāi)某些單元的熔絲(寫(xiě)入)。顯而易見(jiàn)，斷開(kāi)后的熔絲是不能再接通了，因此，它是一次性寫(xiě)入的存儲(chǔ)器。掉電后不會(huì)影響其所存儲(chǔ)的內(nèi)容。52第52頁(yè)，共104頁(yè)，2023年，2月20日，星期二3．可擦可編程序的只讀存儲(chǔ)器(EPROM)

為了能多次修改ROM中的內(nèi)容，產(chǎn)生了EPROM。其基本存儲(chǔ)單元由一個(gè)管子組成，但與其他電路相比管子內(nèi)多增加了一個(gè)浮置柵，如圖4．15所示。53第53頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.15EPROM存儲(chǔ)單元和編程電壓54第54頁(yè)，共104頁(yè)，2023年，2月20日，星期二編程序(寫(xiě)入)時(shí)，控制柵上接12V編程序電壓Vpp，源極接地，漏極上加5V電壓。漏源極間的電場(chǎng)作用使電子穿越溝道，在控制柵的高壓吸引下，這些自由電子越過(guò)氧化層進(jìn)入浮置柵；當(dāng)浮置柵極獲得足夠多的自由電子后，漏源極間便形成導(dǎo)電溝道(接通狀態(tài))，信息存儲(chǔ)在周圍都被氧化層絕緣的浮置柵上，即使掉電，信息仍保存。當(dāng)EPROM中的內(nèi)容需要改寫(xiě)時(shí)，先將其全部?jī)?nèi)容擦除，然后再編程。擦除是靠紫外線使浮置柵上電荷泄漏而實(shí)現(xiàn)的。EPROM芯片封裝上方有一個(gè)石英玻璃窗口，將器件從電路上取下，用紫外線照射這個(gè)窗口，可實(shí)現(xiàn)整體擦除。EPROM的編程次數(shù)不受限制。55第55頁(yè)，共104頁(yè)，2023年，2月20日，星期二4．可電擦可編程序只讀存儲(chǔ)器(E2PROM)E2PROM的編程序原理與EPROM相同，但擦除原理完全不同，重復(fù)改寫(xiě)的次數(shù)有限制(因氧化層被磨損)，一般為10萬(wàn)次。其讀寫(xiě)操作可按每個(gè)位或每個(gè)字節(jié)進(jìn)行，類似于SRAM，但每字節(jié)的寫(xiě)入周期要幾毫秒，比SRAM長(zhǎng)得多。E2PROM每個(gè)存儲(chǔ)單元采用兩個(gè)晶體管。其柵極氧化層比EPROM薄，因此具有電擦除功能。56第56頁(yè)，共104頁(yè)，2023年，2月20日，星期二5．快擦除讀寫(xiě)存儲(chǔ)器(FlashMemory)FlashMemory是在EPROM與E2PROM基礎(chǔ)上發(fā)展起來(lái)的，它與EPROM一樣，用單管來(lái)存儲(chǔ)一位信息，它與E2PROM相同之處是用電來(lái)擦除。但是它只能擦除整個(gè)區(qū)或整個(gè)器件，圖4．16是擦除原理圖。在源極上加高壓Vpp，控制柵接地，在電場(chǎng)作用下，浮置柵上的電子越過(guò)氧化層進(jìn)入源極區(qū)而全部消失，實(shí)現(xiàn)整體擦除或分區(qū)擦除。57第57頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.16FlashMemory存儲(chǔ)單元和擦除電壓58第58頁(yè)，共104頁(yè)，2023年，2月20日，星期二

快擦除讀寫(xiě)存儲(chǔ)器于1983年推出，1988年商品化。它兼有ROM和RAM倆者的性能，又有ROM，DRAM一樣的高密度。目前價(jià)格已略低于DRAM，芯片容量已接近于DRAM，是唯一具有大存儲(chǔ)量、非易失性、低價(jià)格、可在線改寫(xiě)和高速度(讀)等特性的存儲(chǔ)器。它是近年來(lái)發(fā)展很快很有前途的存儲(chǔ)器。59第59頁(yè)，共104頁(yè)，2023年，2月20日，星期二表4.1列出幾種存儲(chǔ)器的主要應(yīng)用存儲(chǔ)器應(yīng)用SRAMcacheDRAM計(jì)算機(jī)主存儲(chǔ)器ROM固定程序，微程序控制存儲(chǔ)器PROM用戶自編程序。用于工業(yè)控制機(jī)或電器中EPROM用戶編寫(xiě)并可修改程序或產(chǎn)品試制階段試編程序E2PROMIC卡上存儲(chǔ)信息FlashMemory固態(tài)盤(pán)，IC卡60第60頁(yè)，共104頁(yè)，2023年，2月20日，星期二4．4DRAM的研制與發(fā)展

近年來(lái)，開(kāi)展了基于DRAM結(jié)構(gòu)的研究與發(fā)展工作，現(xiàn)簡(jiǎn)單介紹于下：61第61頁(yè)，共104頁(yè)，2023年，2月20日，星期二1．增強(qiáng)型DRAM(EDRAM)

增強(qiáng)型DRAM(EDRAM)改進(jìn)了CMOS制造工藝，使晶體管開(kāi)關(guān)加速，其結(jié)果使EDRAM的存取時(shí)間和周期時(shí)間比普通DRAM減少一半，而且在EDRAM芯片中還集成了小容量SRAMcache(有關(guān)cache的原理見(jiàn)7．3節(jié))。例如，在4Mb(1MX4位)EDRAM芯片中，內(nèi)含4MbDRAM和2Kb(512X4位)SRAMcache。4Mb(1MX4位)DRAM的訪問(wèn)地址為20位，其中11位為行地址，9位為列地址，片內(nèi)的SRAM與DRAM之間的總線寬度為256字節(jié)(2Kb)，因此在SRAM中保存的是最后一次讀操作所在行的全部?jī)?nèi)容(29X4位，即512X4位)，如果下次訪問(wèn)的是該行內(nèi)容，則可直接訪問(wèn)快速SRAMcache。62第62頁(yè)，共104頁(yè)，2023年，2月20日，星期二2．cacheDRAM(CDRAM)

其原理與EDRAM相似，其主要差別是SRAMcache的容量較大，且與真正的cache原理相同。在存儲(chǔ)器直接連接處理器的系統(tǒng)中，cacheDRAM可取代第二級(jí)cache和主存儲(chǔ)器(第一級(jí)cache在處理器芯片中)。

CDRAM還可用作緩沖器支持?jǐn)?shù)據(jù)塊的串行傳送。例如，用于顯示屏幕的刷新，CDRAM可將數(shù)據(jù)從DRAM預(yù)取到SRAM中，然后由SRAM傳送到顯示器。63第63頁(yè)，共104頁(yè)，2023年，2月20日，星期二3.EDODRAM

擴(kuò)充數(shù)據(jù)輸出(extendeddataout，簡(jiǎn)稱EDO)，它在完成當(dāng)前內(nèi)存周期前即可開(kāi)始下一內(nèi)存周期的操作，因此能提高數(shù)據(jù)帶寬或傳輸率。64第64頁(yè)，共104頁(yè)，2023年，2月20日，星期二4．同步DRAM(SDRAM)

具有新結(jié)構(gòu)和新接口的SDRAM已被廣泛應(yīng)用于計(jì)算機(jī)系統(tǒng)中。它的讀寫(xiě)周期(10ns～15ns)比EDODRAM(20ns～30ns)快，有望取代EDODRAM。65第65頁(yè)，共104頁(yè)，2023年，2月20日，星期二

典型的DRAM是異步工作的，處理器送地址和控制信號(hào)到存儲(chǔ)器后，等待存儲(chǔ)器進(jìn)行內(nèi)部操作(選擇行線和列線，讀出信號(hào)放大，并送輸出緩沖器等)，此時(shí)處理器只能等待，因而影響了系統(tǒng)性能。而SDRAM與處理器之間的數(shù)據(jù)傳送是同步的，在系統(tǒng)時(shí)鐘控制下，處理器送地址和控制命令到SDRAM后，在經(jīng)過(guò)一定數(shù)量(其值是已知的)的時(shí)鐘周期后，SDRAM完成讀或?qū)懙膬?nèi)部操作。在此期間，處理器可以去進(jìn)行其他工作，而不必等待之。66第66頁(yè)，共104頁(yè)，2023年，2月20日，星期二

SDRAM的內(nèi)部邏輯如圖4．17所示。SDRAM采用成組傳送方式(即一次傳送一組數(shù)據(jù))，除了傳送第一個(gè)數(shù)據(jù)需要地址建立時(shí)間和行線充電時(shí)間以外，在以后順序讀出數(shù)據(jù)時(shí)，均可省去上述時(shí)間，因此SDRAM對(duì)讀出存儲(chǔ)陣列中同一行的一組順序數(shù)據(jù)特別有效；對(duì)順序傳送大量數(shù)據(jù)(如字處理和多媒體等)特別有效。圖4．17中的方式寄存器和控制邏輯給用戶提供了附加的功能：①允許用戶設(shè)置成組傳送數(shù)據(jù)的長(zhǎng)度；②允許程序員設(shè)定SDRAM接收命令后到開(kāi)始傳送數(shù)據(jù)的等待時(shí)間。

另外，SDRAM芯片內(nèi)部有兩個(gè)存儲(chǔ)體，提供了芯片內(nèi)部并行操作(讀／寫(xiě))的機(jī)會(huì)。67第67頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.17同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(SDRAM)68第68頁(yè)，共104頁(yè)，2023年，2月20日，星期二5．RambusDRAM(RDRAM)

由Rambus公司開(kāi)發(fā)的RambusDRAM著重研究提高存儲(chǔ)器頻帶寬度問(wèn)題。該芯片采取垂直封裝，所有引出針都從一邊引出，使得存儲(chǔ)器的裝配非常緊湊。它與CPU之間傳送數(shù)據(jù)是通過(guò)專用的RDRAM總線進(jìn)行的，而且不用通常的RAS，CAS，WE和CE信號(hào)。該芯片采取異步成組數(shù)據(jù)傳輸協(xié)議，在開(kāi)始傳送時(shí)需要較大存取時(shí)間(例如48ns)，以后可達(dá)到500Mb／s的傳輸率。能達(dá)到這樣的高速度是因?yàn)榫_地規(guī)定了總線的阻抗、時(shí)鐘和信號(hào)。RDRAM從高速總線上得到訪存請(qǐng)求，包括地址、操作類型和傳送的字節(jié)數(shù)。

Rambus得到Intel公司的支持，其高檔的PentiumIII處理器將采用RambusDRAM結(jié)構(gòu)。69第69頁(yè)，共104頁(yè)，2023年，2月20日，星期二6．集成隨機(jī)存儲(chǔ)器(IRAM)

將整個(gè)DRAM系統(tǒng)集成在一個(gè)芯片內(nèi)，包括存儲(chǔ)單元陣列；刷新邏輯；裁決邏輯、地址分時(shí)、控制邏輯及時(shí)序等。片內(nèi)還附加有測(cè)試電路。70第70頁(yè)，共104頁(yè)，2023年，2月20日，星期二7．ASICRAM

根據(jù)用戶需求而設(shè)計(jì)的專用存儲(chǔ)器芯片，它以RAM為中心，并結(jié)合其他邏輯功能電路。例如，視頻存儲(chǔ)器(videomemory)是顯示專用存儲(chǔ)器，它接收外界送來(lái)的圖像信息，然后向顯示系統(tǒng)提供高速串行信息。71第71頁(yè)，共104頁(yè)，2023年，2月20日，星期二4．5半導(dǎo)體存儲(chǔ)器的組成與控制

半導(dǎo)體存儲(chǔ)器的讀寫(xiě)時(shí)間一般在十幾至幾百毫微秒之間，其芯片集成度高，體積小，片內(nèi)還包含有譯碼器和寄存器等電路。常用的半導(dǎo)體存儲(chǔ)器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16MXl位和4MX4位等種類。72第72頁(yè)，共104頁(yè)，2023年，2月20日，星期二1．存儲(chǔ)器容量擴(kuò)展

1個(gè)存儲(chǔ)器的芯片的容量是有限的，它在字?jǐn)?shù)或字長(zhǎng)方面與實(shí)際存儲(chǔ)器的要求都有很大差距，所以需要在字向和位向進(jìn)行擴(kuò)充才能滿足需要。73第73頁(yè)，共104頁(yè)，2023年，2月20日，星期二(1)位擴(kuò)展

位擴(kuò)展指的是用多個(gè)存儲(chǔ)器器件對(duì)字長(zhǎng)進(jìn)行擴(kuò)充。位擴(kuò)展的連接方式是將多片存儲(chǔ)器的地址、片選CS、讀寫(xiě)控制端R／W相應(yīng)并聯(lián)，數(shù)據(jù)端分別引出。如圖4．18所示的位擴(kuò)展方式是用2個(gè)16KX4位芯片組成16KX8位的存儲(chǔ)器。圖4．18中每個(gè)芯片字長(zhǎng)4位，存儲(chǔ)器字長(zhǎng)8位，每片有14條地址線引出端，4條數(shù)據(jù)線引出端。74第74頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.18位擴(kuò)展連接方式75第75頁(yè)，共104頁(yè)，2023年，2月20日，星期二(2)字?jǐn)U展

字?jǐn)U展指的是增加存儲(chǔ)器中字的數(shù)量。靜態(tài)存儲(chǔ)器進(jìn)行字?jǐn)U展時(shí)，將各芯片的地址線、數(shù)據(jù)線、讀寫(xiě)控制線相應(yīng)并聯(lián)，而由片選信號(hào)來(lái)區(qū)分各芯片的地址范圍。圖4．19所示的字?jǐn)U展存儲(chǔ)器是用4個(gè)16KX8位芯片組成64KX8位存儲(chǔ)器。數(shù)據(jù)線D0～D7，與各片的數(shù)據(jù)端相連，地址總線低位地址A0～A13與各芯片的14位地址端相連，而兩位高位地址A14，A15經(jīng)過(guò)譯碼器和4個(gè)片選端相連。76第76頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.19字?jǐn)U展連接方式77第77頁(yè)，共104頁(yè)，2023年，2月20日，星期二

動(dòng)態(tài)存儲(chǔ)器一般不設(shè)置CS端，但可用RAS端來(lái)擴(kuò)展字?jǐn)?shù)，從圖4。19的16KXl存儲(chǔ)器結(jié)構(gòu)圖可知，行地址鎖存是由RAS的下降邊激發(fā)出的行時(shí)鐘來(lái)實(shí)現(xiàn)的，列地址鎖存是由行地址及CAS下降邊共同激發(fā)的列時(shí)鐘來(lái)實(shí)現(xiàn)的。當(dāng)RAS=1時(shí)，存儲(chǔ)器既不會(huì)產(chǎn)生行時(shí)鐘，也不會(huì)產(chǎn)生列時(shí)鐘，因此地址碼A0～A13是不會(huì)進(jìn)人存儲(chǔ)器的，電路不工作。只有當(dāng)RAS由“1”變“0”時(shí)，才會(huì)激發(fā)出行時(shí)鐘，存儲(chǔ)器才會(huì)工作。78第78頁(yè)，共104頁(yè)，2023年，2月20日，星期二(3)字位擴(kuò)展

實(shí)際存儲(chǔ)器往往需要字向和位向同時(shí)擴(kuò)充。一個(gè)存儲(chǔ)器的容量為MXN位，若使用LXK位存儲(chǔ)器芯片，那么，這個(gè)存儲(chǔ)器共需要個(gè)存儲(chǔ)器芯片。79第79頁(yè)，共104頁(yè)，2023年，2月20日，星期二

一個(gè)小容量存儲(chǔ)器與CPU的連接方式如圖4．20所示。存儲(chǔ)器由Intel2114芯片經(jīng)字位擴(kuò)展而成，容量為4KX8位。由于Intel2114芯片只有1KX4位，所以整個(gè)存儲(chǔ)器共需個(gè)2114芯片。Intel2114芯片本身共有10個(gè)地址端(A0～A9)、4位數(shù)據(jù)端(D0～D3)、一個(gè)片選端(CS)和一個(gè)讀寫(xiě)控制信號(hào)端(/WE)。CPU提供12位地址，其中低10位(A0～A9)并行連接各芯片的地址端，還有兩位地址(Al0、A11)連向譯碼器，產(chǎn)生四個(gè)片選信號(hào)，分別控制四組芯片。此處譯碼器要受CPU的訪存信號(hào)/MREQ控制，只在需要訪問(wèn)主存時(shí)才產(chǎn)生譯碼輸出。CPU提供八位數(shù)據(jù)總線(D0～D7)，每根數(shù)據(jù)線連接4個(gè)芯片。80第80頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.20靜態(tài)存儲(chǔ)器芯片與CPU的連接81第81頁(yè)，共104頁(yè)，2023年，2月20日，星期二2．存儲(chǔ)控制

在存儲(chǔ)器中，往往需要增設(shè)附加電路。這些附加電路包括地址多路轉(zhuǎn)換線路、地址選通、刷新邏輯，以及讀／寫(xiě)控制邏輯等。在大容量存儲(chǔ)器芯片中，為了減少芯片地址線引出端數(shù)目，將地址碼分兩次送到存儲(chǔ)器芯片，因此芯片地址線引出端減少到地址碼的一半。82第82頁(yè)，共104頁(yè)，2023年，2月20日，星期二

刷新邏輯是為動(dòng)態(tài)MOS隨機(jī)存儲(chǔ)器的刷新準(zhǔn)備的。通過(guò)定時(shí)刷新、保證動(dòng)態(tài)MOS存儲(chǔ)器的信息不致丟失。動(dòng)態(tài)MOS存儲(chǔ)器采用“讀出”方式進(jìn)行刷新。因?yàn)樵谧x出過(guò)程中恢復(fù)了存儲(chǔ)單元的MOS柵極電容電荷，并保持原單元的內(nèi)容，所以，讀出過(guò)程就是再生過(guò)程。但是存儲(chǔ)器的訪問(wèn)地址是隨機(jī)的，不能保證所有的存儲(chǔ)單元在一定時(shí)間內(nèi)都可以通過(guò)正常的讀寫(xiě)操作進(jìn)行刷新，因此需要專門(mén)予以考慮。通常，在再生過(guò)程中只改變行選擇線地址，每次再生一行，依次對(duì)存儲(chǔ)器的每一行進(jìn)行讀出，就可完成對(duì)整個(gè)RAM的后IJ新。從上一次對(duì)整個(gè)存儲(chǔ)器刷新結(jié)束到下一次對(duì)整個(gè)存儲(chǔ)器全部刷新一遍為止，這一段時(shí)間間隔稱作再生周期，又叫刷新周期，一般為2ms。83第83頁(yè)，共104頁(yè)，2023年，2月20日，星期二(1)集中刷新

集中式刷新指在一個(gè)刷新周期內(nèi)，利用一段固定的時(shí)間，依次對(duì)存儲(chǔ)器的所有行逐一再生，在此期間停止對(duì)存儲(chǔ)器的讀和寫(xiě)。

例如，一個(gè)存儲(chǔ)器有1024行，系統(tǒng)工作周期為2OOns。RAM刷新周期為2ms。這樣，在每個(gè)刷新周期內(nèi)共有10000個(gè)工作周期，其中用于再生的為1024個(gè)工作周期，用于讀和寫(xiě)的為8976個(gè)工作周期。

集中刷新的缺點(diǎn)是在刷新期間不能訪問(wèn)存儲(chǔ)器，有時(shí)會(huì)影響計(jì)算機(jī)系統(tǒng)的正確工作。通常有兩種刷新方式。84第84頁(yè)，共104頁(yè)，2023年，2月20日，星期二(2)分布式刷新

采取在2ms時(shí)間內(nèi)分散地將1024行刷新一遍的方法，具體做法是將刷新周期除以行數(shù)，得到兩次刷新操作之間的時(shí)間間隔t，利用邏輯電路每隔時(shí)間t產(chǎn)生一次刷新請(qǐng)求。85第85頁(yè)，共104頁(yè)，2023年，2月20日，星期二

動(dòng)態(tài)MOS存儲(chǔ)器的刷新需要有硬件電路的支持，包括刷新計(jì)數(shù)器、刷新訪存裁決，刷新控制邏輯等。這些線路可以集中在RAM存儲(chǔ)控制器芯片中。

例如Intel8203DRAM控制器是為了控制2117，2118和2164DRAM芯片而設(shè)計(jì)的。2ll7，2118是16KXl位的DRAM芯片，2164是64KXl位的DRAM芯片。圖4．21是Intel8203邏輯框圖。根據(jù)它所控制的芯片不同，8203有16K與64K兩種工作模式。86第86頁(yè)，共104頁(yè)，2023年，2月20日，星期二圖4.21Intel8203RAM控制器簡(jiǎn)化圖87第87頁(yè)，共104頁(yè)，2023年，2月20日，星期二

8203的邏輯圖基本上可分成兩部分，上面為地址處理部分，下面為時(shí)序處理部分。地址處理部分接收從計(jì)算機(jī)系統(tǒng)的地址總線送來(lái)的地址(64K模式：AL0～AL7，AH0～AH7；16K模式：AL0～AL6，，AH0～AH6)經(jīng)鎖存器后形成行地址和列地址分時(shí)輸出(64K模式：OUT0一OUT7，16K模式：OUT0～OUT6)到存儲(chǔ)器芯片。另外為了考慮刷新，由8203內(nèi)部的刷新計(jì)數(shù)器產(chǎn)生刷新用的行地址。所以在地址處理部分共有2個(gè)多路開(kāi)關(guān)，分別用來(lái)選擇行地址的來(lái)源以及分時(shí)輸出行地址和列地址。與此同時(shí)，時(shí)序處理部分輸出RAS或CAS信號(hào)，向RAM芯片指示此時(shí)輸出的地址是行地址或列地址。88第88頁(yè)，共104頁(yè)，2023年，2月20日，星期二

由于8203有兩種工作模式，因此有些引線有不同的定義，與地址有關(guān)的AL7，AH7，OUT7，就屬于這種情況。在16K模式下，B0，B1為體選信號(hào)，這兩者結(jié)合起來(lái)可以分別使RAS0～RAS3有效，從而最多可對(duì)4個(gè)體進(jìn)行選擇。在刷新周期，則通過(guò)刷新定時(shí)器和刷新計(jì)數(shù)器，使RAS0～RAS3全部有效，以實(shí)現(xiàn)對(duì)4個(gè)體同時(shí)刷新。89第89頁(yè)，共104頁(yè)，2023年，2月20日，星期二下面討論時(shí)序處理部分。

8203的基準(zhǔn)時(shí)鐘，可用兩種方法產(chǎn)生：一是由內(nèi)部振蕩器電路產(chǎn)生基準(zhǔn)時(shí)鐘。二是直接輸入外部時(shí)鐘。

RD，WR是從外部輸入的讀、寫(xiě)信號(hào)，經(jīng)過(guò)8203后產(chǎn)生WE(寫(xiě))信號(hào)控制RAM。

REFRQ用來(lái)輸人外部刷新請(qǐng)求信號(hào)，如無(wú)輸人，則由8203內(nèi)部刷新電路每隔2ms完成一次全部存儲(chǔ)單元的刷新操作。

RD，WR，REFEQ和刷新定時(shí)器的輸出信號(hào)送到同步器／裁決器，通過(guò)裁決器決定哪個(gè)信號(hào)送人時(shí)序發(fā)生器。90第90頁(yè)，共104頁(yè)，2023年，2月20日，星期二

在刷新周期，刷新計(jì)數(shù)器順序產(chǎn)生存儲(chǔ)器所有各行地址，由多路選擇器選擇作為地址OUT0一OUT7輸出，并由行選通信號(hào)RAS控制RAM刷新。每再生一次，8位刷新計(jì)數(shù)器自動(dòng)加1。刷新定時(shí)器用來(lái)控制兩次刷新之間的時(shí)間間隔，每隔10～16us刷新定時(shí)器發(fā)出一次刷新請(qǐng)求，如RAM的存儲(chǔ)單元陣列由128行組成，則全部刷新一遍的時(shí)間為1．28～2．05ms(128個(gè)刷新周期)。2164RAM芯片的容量為64KXl位，行地址與列地址分別有8位，但刷新一遍只需要128個(gè)刷新周期，那是因?yàn)?164內(nèi)部有4個(gè)128X128的基本存儲(chǔ)單元矩陣，在正常讀寫(xiě)時(shí)，行地址和列地址中的最高位用來(lái)確定4個(gè)矩陣中的哪一個(gè)，在刷新周期，最高位不起作用，4個(gè)矩陣同時(shí)被刷新，因此用128個(gè)周期可全部刷新一遍。91第91頁(yè)，共104頁(yè)，2023年，2月20日，星期二8203有五個(gè)工作狀態(tài)(周期)：閑置狀態(tài)、測(cè)試周期、刷新周期、讀周期和寫(xiě)周期。

8203通常處于閑置狀態(tài)，如有其他狀態(tài)請(qǐng)求，則在執(zhí)行完所要求的周期又無(wú)新周期請(qǐng)求時(shí)，仍回到閑置狀態(tài)。如果8203處于閑置狀態(tài)時(shí)，若同時(shí)有訪存請(qǐng)求和刷新請(qǐng)求，裁決器首先保證訪存。如果8203不是處于閑置狀態(tài)，若同時(shí)出現(xiàn)訪存請(qǐng)求和刷新請(qǐng)求，刷新請(qǐng)求優(yōu)先。若外部刷新請(qǐng)求時(shí)間間隔小于刷新定時(shí)，那么，刷新完全由外部請(qǐng)求實(shí)現(xiàn)，內(nèi)部定時(shí)器將沒(méi)有機(jī)會(huì)產(chǎn)生刷新請(qǐng)求。92第92頁(yè)，共104頁(yè)，2023年，2月20日，星期二3．存儲(chǔ)校驗(yàn)線路

計(jì)算機(jī)在運(yùn)行過(guò)程中，主存儲(chǔ)器要和CPU、各種外圍設(shè)備頻繁地高速交換數(shù)據(jù)。由于結(jié)構(gòu)、工藝和元件質(zhì)量等種種原因，數(shù)據(jù)在存儲(chǔ)過(guò)程中有可能出錯(cuò)，所以，一般在主存儲(chǔ)器中設(shè)置差錯(cuò)校驗(yàn)線路。93第93頁(yè)，共104頁(yè)，2023年，2月20日，星期二

實(shí)現(xiàn)差錯(cuò)檢測(cè)和差錯(cuò)校正的代價(jià)是信息冗余。信息代碼在寫(xiě)入主存時(shí)，按一定規(guī)則附加若干位，稱為校驗(yàn)位。在讀出時(shí)，可根據(jù)校驗(yàn)位與信息位的對(duì)應(yīng)關(guān)系，對(duì)讀出代碼進(jìn)行校驗(yàn)，以確定是否出現(xiàn)差錯(cuò)，或可糾正錯(cuò)誤代碼。早期的計(jì)算機(jī)多采用奇偶校驗(yàn)電路，只有一位附加位，但這只能發(fā)現(xiàn)一位錯(cuò)而不能糾正。由于大規(guī)模集成電路的發(fā)展，主存儲(chǔ)器的位數(shù)可以做得更多，使多數(shù)計(jì)算機(jī)的存儲(chǔ)器有糾正錯(cuò)誤代碼的功能(ECC)。一般采用的海明碼校驗(yàn)線路可以糾正一位錯(cuò)(參見(jiàn)第3章)。94第94頁(yè)，共104頁(yè)，2023年，2月20日，星期二4．6多體交叉存儲(chǔ)器4．6．1編址方式

計(jì)算機(jī)中大容量的主存，可由多個(gè)存儲(chǔ)體組成，每個(gè)體都具有自己的讀寫(xiě)線路、地址寄存器和數(shù)據(jù)寄存器，稱為“存儲(chǔ)模塊”。這種多模塊存儲(chǔ)器可以實(shí)現(xiàn)重疊與