EDA期末考試試卷習(xí)題及答案

EDA期末考試試卷習(xí)題及答案

一、單項(xiàng)選擇題（30分，每題2分）

1.以下關(guān)于適配描述錯(cuò)誤的是B

A.適配器的功能是將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)

器件中，使

之產(chǎn)生最終的下載文件

B.適配所選定的目標(biāo)器件可以不屬于原綜合器指定的目標(biāo)器件

系列

C.適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿

真

D.通常，EDAL軟件中的綜合器可由專(zhuān)業(yè)的第三方EDA公司提

供，而適配器則需由FPGA/CPLD供應(yīng)商提供

2.VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）

包括實(shí)體

與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述D。

A.器件外部特性B.器件的綜合約束

C.器件外部特性與內(nèi)部功能D.器件的內(nèi)部功能

3.下列標(biāo)識(shí)符中，B是不合法的標(biāo)識(shí)符。

A.StateOB.9moonC.Not_Ack_OD.signail

4.以下工具中屬于FPGA/CPLD集成化開(kāi)發(fā)工具的是D

A.ModelSimB.SynplifyPro

C.MATLABD.QuartusII

5.進(jìn)程中的變量賦值語(yǔ)句，其變量更新是A。

A.立即完成B.按順序完成

C.在進(jìn)程的最后完成D.都不對(duì)

6.以下關(guān)于CASE語(yǔ)句描述中錯(cuò)誤的是A

A.CASE語(yǔ)句執(zhí)行中可以不必選中所列條件名的一條

B.除非所有條件句的選擇值能完整覆蓋CASE語(yǔ)句中表達(dá)式的

取值，否則最末一個(gè)條件句的選擇必須加上最后一句“WHEN

OTHERS=><順序語(yǔ)句）”

C.CASE語(yǔ)句中的選擇值只能出現(xiàn)一次

D.WHEN條件句中的選擇值或標(biāo)識(shí)符所代表的值必須在表達(dá)式

的取值范圍

7.以下哪個(gè)程序包是數(shù)字系統(tǒng)設(shè)計(jì)中最重要最常用的程序包B

A.STD_LOGIC_ARITH

B.STD_L0GIC_1164

C.STD_LOGIC_UNSIGNED

D.STD_LOGIC_SIGNED

8.基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文

本輸入一A綜合一適配一時(shí)序仿真一編程下載一硬件測(cè)試。

A.功能仿真B.邏輯綜合C.配置D.引腳鎖定

9.不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)D

A.三態(tài)控制電路B.條件相或的邏輯電路

C.雙向控制電路D.時(shí)序邏輯電路

10.下列語(yǔ)句中，屬于并行語(yǔ)句的是A

A.進(jìn)程語(yǔ)句B.IF語(yǔ)句C.CASE語(yǔ)句D.FOR語(yǔ)11.綜合是

EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表

示轉(zhuǎn)化成另一種表示的過(guò)程；在下面對(duì)綜合的描述中，C是錯(cuò)誤

A.綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD

的

結(jié)構(gòu)相映射的網(wǎng)表文件

B.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文

件表示的射過(guò)程，并且這種映射關(guān)系不是唯一的

C.綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān)

D.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約

束，稱為綜合約束

12.CPLD的可編程是主要基于什么結(jié)構(gòu)D。

A.查找表(LUT)B.ROM可編程

C.PAL可編程D.與或陣列可編程

13.以下器件中屬于Altera公司生產(chǎn)的是B

A.ispLSI系列器件B.MAX系列器件

C.XC9500系列器件D.Virtex系列器件

14.在VHDL語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是D

A.ifelk'eventandelk='1'thenB.ifelk*stableand

notelk='1*t

C.ifrising_edge(elk)thenD.ifnotelk'stableandelk

='I'15.以下關(guān)于狀態(tài)機(jī)的描述中正確的是B

A.Moore型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)

B.與Moore型狀態(tài)機(jī)相比，Mealy型的輸出變化要領(lǐng)先一個(gè)

時(shí)鐘周期C.Mealy型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)的函數(shù)

D.以上都不對(duì)

二、EDA名詞解釋?zhuān)瑢?xiě)出下列縮寫(xiě)的中文含義(10分，每題2

分)

1.FPGA：現(xiàn)場(chǎng)可編程門(mén)陣列

2.HDL：硬件描述語(yǔ)言

3.LE：邏輯單元

4.FSM：有限狀杰機(jī)

5.SOPC：可編程片上系統(tǒng)

三、程序填空題(20分，每空2分)

以下是一個(gè)模為60(0~59)的8421BCD碼加法計(jì)數(shù)器VHDL描

述，請(qǐng)補(bǔ)充完整

LIBRARYIEEE；

Use；

ENTITYtaIS

PORT(CLK：INSTD_LOGIC；

SHI：OUTINTEGERRANGE0TO9；

GE：OUTINTEGERRANGE0TO9)；

END；

ARCHITECTUREbhvOFtaIS

SIGNALSHI1.GE1：INTEGERRANGE0TO9；

BEGIN

PROCESS(CLK)

BEGIN

IFCLK'EVENTANDCLK='1'then

IFGE1=9THEN

GE1<=0；

IFSHI1=5THEN

SHIK=0；

ELSESHI1<=SHI+1；

ENDIF；

ELSE

GE1<=GE1+1；

ENDIF；

ENDIF；

ENDPROCESS；

GE<=GE1；

SHI<=SHI1；ENDbhv；

四、程序改錯(cuò)題(仔細(xì)閱讀下列程序后回答問(wèn)題，12分)

1LIBRARYIEEE；

2USEENTITYgaIS

4P0RT(CLK：INSTD_LOGIC；

5Q：OUTSTD_L0GIC_VECT0R(3DOWNTO0))；

6ENDgb；

7ARCHITECTUREbhvOFgaIS

8SIGNALQI：STD_L0GIC_VECT0R(3DOWNTO0)；

9BEGIN

10PR0CESS(CLK)

11BEGIN

12IFRISING_EDGE(CLK)begin

13IFQI<“1001wTHEN

14Q1<=QI+1；

15ELSE

16Q1<=(OTHERS=>'0')；

17ENDIF；

18ENDIF；

WENDPROCESS；

20Q<=QI；

21ENDbhv；

程序編譯時(shí)，提示的錯(cuò)誤為：

Error：Line12：Filee：\mywork\test\：VHDLsyntaxerror：

IfstatementmusthaveTHEN,

butfoundBEGINinstead

：Subprogramerror：can'tinterpretsubprogram

請(qǐng)回答問(wèn)題：在程序中存在兩處錯(cuò)誤，試指出并修改正確(如果

是缺少語(yǔ)句請(qǐng)指出應(yīng)該插入的行號(hào))

答：

(1)12行begin改為then

(2)第2行和第3行見(jiàn)加USE五、程序設(shè)計(jì)題(28分)

1.試用VHDL描述一個(gè)外部特性如圖所示的數(shù)據(jù)選擇器，S為控

制端口。(LibraryIEEE；

UsesjxzIS

Port(A,B,S：instd_logic；

Q：outstd_logic)；

ENDentitysjxz；

ArchitecturebhvofsjxzIS

Process(S)

Begin

IFS='O'ThenQ<=A；

ELSEQ<=B；

ENDIF；

ENDPROCESS'

ENDbhv；

2.下圖為某一狀態(tài)機(jī)對(duì)應(yīng)的狀態(tài)圖，試用VHDL語(yǔ)言描述這一狀

態(tài)機(jī)。(18分)

0S01S11

OOOO1OO1

00

1S31S20

11111100

LibraryIEEE；

UseFSM1IS

PORT(elk,rst：instd_logic；

Ini：instd_logic；

Out1：outstd_logic_vector(3downto0))；

ENDentityFSM1；

ArchitecturebhvofFSM1IS

TYPEFSM_STIS(SO,S1,S2,S3)；

SingnalC_ST：FSM_ST；

Begin

Process(elk,rst)

Begin

IFrst='1'thenC_ST<=SO；

ELSIFelk'eventANDclk=,1'then

CASEC_STIS

WhenSO=>IFInl='1'thenC_ST<=S1；

ELSEC_ST<=SO；

ENDIF；

Out1<="0000”；

WhenS1=>IFInl='O'thenC_ST<=S2；

ELSEC_ST<=S1；

ENDIF；

Out1<=”1001”；

Whe