第七章存儲(chǔ)器復(fù)雜可編程邏輯器件

第七章存儲(chǔ)器復(fù)雜可編程邏輯器件第一頁，共53頁。7.1只讀存儲(chǔ)器7.2隨機(jī)存取存儲(chǔ)器7.3復(fù)雜可編程邏輯器件*7.4現(xiàn)場(chǎng)可編程門陣列*7.5用EDA技術(shù)和可編程器件的設(shè)計(jì)例題7.存儲(chǔ)器、復(fù)雜可編程邏輯器件第二頁，共53頁。2、掌握ROM、RAM的工作原理及典型應(yīng)用。1、掌握半導(dǎo)體存儲(chǔ)器字、位、存儲(chǔ)容量、地址等基本概念。3、了解存儲(chǔ)器存儲(chǔ)單元的組成及工作原理。4、了解CPLD、FPGA的結(jié)構(gòu)及實(shí)現(xiàn)邏輯功能的編程原理。本章的基本要求第三頁，共53頁。概述(引言)半導(dǎo)體存儲(chǔ)器：能存儲(chǔ)大量二值信息的半導(dǎo)體器件?？删幊踢壿嬈骷菏且环N通用器件，其邏輯功能是由用戶通過對(duì)器件的編程來設(shè)定的。它具有集成度高、結(jié)構(gòu)靈活、處理速度快、可靠性高等優(yōu)點(diǎn)。存儲(chǔ)器的主要性能指標(biāo)：速度——存(或取)數(shù)據(jù)所花費(fèi)的時(shí)間存儲(chǔ)容量——所能存儲(chǔ)的數(shù)據(jù)量的大小第四頁，共53頁。7.1、只讀存儲(chǔ)器7.1.1ROM的定義與基本結(jié)構(gòu)7.1.2兩維譯碼7.1.3可編程ROM7.1.4集成電路ROM7.1.5ROM的讀操作與時(shí)序圖7.1.6ROM的應(yīng)用舉例第五頁，共53頁。存儲(chǔ)器RAM(Random-AccessMemory)ROM(Read-OnlyMemory)RAM(隨機(jī)存取存儲(chǔ)器)：在運(yùn)行狀態(tài)下可以隨時(shí)進(jìn)行讀或?qū)懖僮?。存?chǔ)的數(shù)據(jù)必須有電源供應(yīng)才能保存,一旦斷電,數(shù)據(jù)全部丟失。固定ROM可編程ROMPROMEPROME2PROMSRAM(StaticRAM)：靜態(tài)RAMDRAM(DynamicRAM)：動(dòng)態(tài)RAMROM(只讀存儲(chǔ)器)：在正常工作狀態(tài)只能讀出信息。斷電后信息不會(huì)丟失，常用于存放固定信息（如程序、常數(shù)等）。閃爍存儲(chǔ)器第六頁，共53頁。幾個(gè)基本概念存儲(chǔ)容量(密度)：存儲(chǔ)二值信息的總量。字?jǐn)?shù)：字的總量稱為字?jǐn)?shù)。字?jǐn)?shù)=2n(n為存儲(chǔ)器外部地址線的線數(shù))字長(zhǎng)(位數(shù))：表示一個(gè)信息的多位二進(jìn)制碼稱為一個(gè)字，字的位數(shù)稱為字長(zhǎng)。存儲(chǔ)容量＝字?jǐn)?shù)×位數(shù)地址：每個(gè)字的編號(hào)。第七頁，共53頁。

只讀存儲(chǔ)器，工作時(shí)內(nèi)容只能讀出，不能隨時(shí)寫入，所以稱為只讀存儲(chǔ)器(Read-OnlyMemory)。ROM的分類：按寫入情況劃分

固定ROM可編程ROMPROMEPROME2PROM按存儲(chǔ)單元中的器件劃分

二極管ROM三極管ROMMOS管ROM(一)、ROM的定義與基本結(jié)構(gòu)ROM的定義：閃存(FlashMemory)第八頁，共53頁。存儲(chǔ)陣列地址譯碼器地址輸入數(shù)據(jù)輸出控制信號(hào)輸入輸出控制電路地址譯碼器存儲(chǔ)陣列輸出控制電路ROM電路的基本結(jié)構(gòu)：

一般而言，存儲(chǔ)器由存儲(chǔ)陣列、地址譯碼器和輸出控制電路三部分組成。第九頁，共53頁。例：二級(jí)管ROM的結(jié)構(gòu)示意圖存儲(chǔ)陣列位線字線輸出控制電路M=44地址譯碼器存儲(chǔ)容量？第十頁，共53頁。字線與位線的每個(gè)交叉點(diǎn)就是一個(gè)存儲(chǔ)單元。交叉點(diǎn)處有二極管相當(dāng)于存1，無二極管相當(dāng)存0。當(dāng)OE=1時(shí)輸出為高阻狀態(tài)000101111101111010001101地址A1A0D3D2D1D0內(nèi)容當(dāng)OE=0時(shí)第十一頁，共53頁。字線存儲(chǔ)陣列位線字線與位線的每個(gè)交叉點(diǎn)也都是一個(gè)存儲(chǔ)單元。交叉點(diǎn)處有MOS管相當(dāng)存0，無MOS管相當(dāng)存1。該存儲(chǔ)器的容量=?(二)、二維譯碼(以MOS管ROM為例)輸出控制電路中增加了數(shù)據(jù)選擇器，使讀出的數(shù)據(jù)為某個(gè)字中的某一位(二維)。第十二頁，共53頁。256個(gè)存儲(chǔ)單元排成1616的矩陣行譯碼器從16行中選出要讀的一行(一個(gè)字)列譯碼器再從選中的一行存儲(chǔ)單元中選出要讀的一列中的一個(gè)位。如選中的存儲(chǔ)單元的MOS管的浮柵注入了電荷，該管截止，讀得1；相反讀得0。因此可利用光或電等擦除方法。(三)、可編程ROM(以16*16位的MOS管ROM為例)可通過光、電實(shí)現(xiàn)擦寫第十三頁，共53頁。內(nèi)部結(jié)構(gòu)框圖(四)、集成電路ROM(以128K*8位的AT27C010為例)引腳圖編程電壓輸出使能片選信號(hào)編程選通第十四頁，共53頁。

工作模式A16~A0VPPD7~D0讀00XAiX數(shù)據(jù)輸出輸出無效X1XXX高阻等待1XXAiX高阻快速編程010AiVPP數(shù)據(jù)輸入編程校驗(yàn)001AiVPP數(shù)據(jù)輸出AT27C010的工作模式第十五頁，共53頁。(1).欲讀取單元的地址加到存儲(chǔ)器的地址輸入端，此信號(hào)應(yīng)在數(shù)據(jù)有效輸出前的tAA時(shí)刻加入；(五)、ROM的讀操作與定時(shí)圖為了保證存儲(chǔ)器能正確工作，加到存儲(chǔ)器的地址和控制信號(hào)必須滿足一定的時(shí)限條件：(2).加入有效的片選信號(hào)，tCE第十六頁，共53頁。(3).使輸出使能信號(hào)有效，經(jīng)過一定延時(shí)tOE后，有效數(shù)據(jù)出現(xiàn)在數(shù)據(jù)線上；(4).讓片選信號(hào)或輸出使能信號(hào)無效，經(jīng)過一定時(shí)間延時(shí)后(tOZ)，數(shù)據(jù)線呈高阻態(tài)，本次讀出操作結(jié)束。第十七頁，共53頁。（1）只讀存儲(chǔ)器ROM是一種組合邏輯電路，經(jīng)常用于存儲(chǔ)固定的專用程序（2）利用ROM可實(shí)現(xiàn)查表或碼制變換等功能

查表功能－－比如查某個(gè)角度的三角函數(shù)

把變量值（角度）作為地址碼，其對(duì)應(yīng)的函數(shù)值作為存放在該地址內(nèi)的數(shù)據(jù)，這稱為“造表”。使用時(shí)，根據(jù)輸入的地址(角度)，就可在輸出端得到所需的函數(shù)值，這就稱為“查表”。

碼制變換－－把欲變換的編碼作為地址，把最終的目的編碼作為相應(yīng)存儲(chǔ)單元中的內(nèi)容即可。(六)、ROM的應(yīng)用舉例第十八頁，共53頁。CI3I2I1I0二進(jìn)制碼O3O2O1O0格雷碼CI3I2I1I0格雷碼O3O2O1O0二進(jìn)制碼000000000100000000000010001100010001000100011100100011000110010100110010001000110101000111001010111101010110001100101101100100001110100101110101010001100110001111010011101110011110010101111110101100010111110110111101011001010111001000011011011111011001011101001111101011011111000111111010例：用ROM實(shí)現(xiàn)二進(jìn)制碼與格雷碼相互轉(zhuǎn)換的電路第十九頁，共53頁。C(A4)I3I2I1I0(A3A2A1A0)二進(jìn)制碼O3O2O1O0(D3D2D1D0)格雷碼C(A4)I3I2I1I0(A3A2A1A0)格雷碼O3O2O1O0(D3D2D1D0)二進(jìn)制碼000000000100000000000010001100010001000100011100100011000110010100110010001000110101000111001010111101010110001100101101100100001110100101110101010001100110001111010011101110011110010101111110101100010111110110111101011001010111001000011011011111011001011101001111101011011111000111111010C=A4I3I2I1I0=A3A2A1A0O3O2O1O0=D3D2D1D0第二十頁，共53頁。用ROM實(shí)現(xiàn)二進(jìn)制碼與格雷碼相互轉(zhuǎn)換的電路第二十一頁，共53頁。7.2隨機(jī)存取存儲(chǔ)器（RAM）7.2.1靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)7.2.2同步靜態(tài)隨機(jī)存取存儲(chǔ)器（SSRAM）7.2.4存儲(chǔ)器容量的擴(kuò)展7.2.3動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器第二十二頁，共53頁。7.2.1靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)1、SRAM的基本結(jié)構(gòu)CE

OE

WE

=100高阻CE

OE

WE

=00X輸入CE

OE

WE

=010輸出CE

OE

WE=011高阻

靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM同樣由存儲(chǔ)陣列、地址譯碼器和輸入/輸出控制電路三部分組成。第二十三頁，共53頁。SRAM的工作模式

工作模式

CE

WE

OE

I/O0~I/Om-1

保持(微功耗)

1

X

X

高阻

讀

0

1

0

數(shù)據(jù)輸出

寫

0

0

X

數(shù)據(jù)輸入

輸出無效

0

1

1

高阻

第二十四頁，共53頁。雙穩(wěn)態(tài)存儲(chǔ)單元電路列存儲(chǔ)單元公用的門控制管，與讀寫控制電路相接Yj＝1時(shí)導(dǎo)通本單元門控制管:控制雙穩(wěn)態(tài)電路與位線的接通。Xi=1時(shí)導(dǎo)通來自列地址譯碼器的輸出來自行地址譯碼器的輸出2、SRAM的存儲(chǔ)單元第二十五頁，共53頁。T5、T6導(dǎo)通T7、T8均導(dǎo)通Xi=1Yj=1鎖存器的輸出與數(shù)據(jù)線接通，該單元通過數(shù)據(jù)線讀取數(shù)據(jù)。鎖存器與位線接通每一個(gè)存儲(chǔ)單元是由鎖存器構(gòu)成的，因此SRAM屬于時(shí)序邏輯電路。(同步or異步？)第二十六頁，共53頁。（a）（b）

讀操作時(shí)：3、SRAM的讀寫操作及時(shí)序圖(P344)第二十七頁，共53頁。寫操作時(shí)：了解各延遲時(shí)間的含義第二十八頁，共53頁。SSRAM是一種高速RAM。與SRAM不同,SSRAM的讀/寫操作是在時(shí)鐘脈沖節(jié)拍控制下完成的。SSRAM是一種同步時(shí)序電路。7.2.2同步靜態(tài)隨機(jī)存取存儲(chǔ)器(SSRAM)第二十九頁，共53頁。寄存地址線上的地址寄存要寫入的數(shù)據(jù)ADV=0：普通模式讀/寫ADV=1：叢發(fā)模式讀/寫=0：寫操作=1：讀操作

內(nèi)部集成寄存器，寄存各種使能控制信號(hào)，生成最終的內(nèi)部讀寫控制信號(hào)；2位二進(jìn)制計(jì)數(shù)器,處理A1A0第三十頁，共53頁。ADV=0：普通模式讀寫片選無效=0：寫操作WE=1：讀操作WE普通模式讀/寫：在每個(gè)時(shí)鐘有效沿鎖存輸入信號(hào)(地址/寫數(shù)據(jù))，在一個(gè)時(shí)鐘周期內(nèi)，由內(nèi)部電路完成數(shù)據(jù)的讀/寫操作。讀A1地址單元數(shù)據(jù)I/O輸出A1數(shù)據(jù);開始讀A2數(shù)據(jù)I/O輸出A2數(shù)據(jù);開始讀A3數(shù)據(jù)I/O輸出A6數(shù)據(jù);開始讀A7數(shù)據(jù)開始讀A4地址單元數(shù)據(jù)I/O輸入A5數(shù)據(jù);開始寫A6數(shù)據(jù)I/O輸出A4數(shù)據(jù);開始寫A5數(shù)據(jù),第三十一頁，共53頁。

ADV=1:叢發(fā)模式讀寫叢發(fā)模式讀/寫：在有新地址輸入后，自動(dòng)產(chǎn)生后續(xù)地址進(jìn)行讀寫操作，讓出地址總線。若叢發(fā)控制邏輯中的計(jì)數(shù)器是2位計(jì)數(shù)器，則可以連續(xù)讀/寫四個(gè)不同的地址。=0：寫操作WE=1：讀操作WE第三十二頁，共53頁。讀A2地址單元數(shù)據(jù)叢發(fā)模式讀A2+1中的數(shù)據(jù)叢發(fā)模式讀A2+2中的數(shù)據(jù)叢發(fā)模式讀A2+3中的數(shù)據(jù)叢發(fā)模式重新讀A2中的數(shù)據(jù)讀A1地址單元數(shù)據(jù)叢發(fā)模式讀A1+1中的數(shù)據(jù)叢發(fā)模式讀A1+2中的數(shù)據(jù)

ADV=1:叢發(fā)模式讀寫第三十三頁，共53頁。在由SSRAM構(gòu)成的計(jì)算機(jī)系統(tǒng)中，由于在時(shí)鐘有效沿到來時(shí)，地址、數(shù)據(jù)、控制等信號(hào)被鎖存到SSRAM內(nèi)部的寄存器中，因此讀寫過程的延時(shí)等待均在時(shí)鐘作用下，由SSRAM內(nèi)部控制完成。此時(shí)，系統(tǒng)中的微處理器在讀寫SSRAM的同時(shí)，可以處理其他任務(wù)，從而提高了整個(gè)系統(tǒng)的工作速度。

SSRAM的使用特點(diǎn)：第三十四頁，共53頁。

動(dòng)態(tài)存儲(chǔ)單元及基本操作原理

T

存儲(chǔ)單元寫操作:X=1,=0T導(dǎo)通，電容器C與位線B連通輸入緩沖器被選通，數(shù)據(jù)DI經(jīng)緩沖器和位線寫入存儲(chǔ)單元。如果DI為1，則向電容器充電，C存1;反之電容器放電，C存0。

-

刷新R行選線X輸出緩沖器/靈敏放大器刷新緩沖器輸入緩沖器位線B7.2.3動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)第三十五頁，共53頁。讀操作:X=1=1T導(dǎo)通，電容器C與位線B連通輸出緩沖器/靈敏放大器被選通，C中存儲(chǔ)的數(shù)據(jù)通過位線和緩沖器輸出。

T

/

刷新R行選線X輸出緩沖器/靈敏放大器刷新緩沖器輸入緩沖器位線B每次讀出后，同時(shí)對(duì)存儲(chǔ)單元刷新，即此時(shí)刷新控制R也應(yīng)為高電平，則讀出的數(shù)據(jù)又經(jīng)刷新緩沖器和位線對(duì)電容器C進(jìn)行刷新。第三十六頁，共53頁。位擴(kuò)展可以利用芯片的并聯(lián)方式實(shí)現(xiàn)。···CEA11A0···WED0D1

D2

D3WECEA0A114K×4位I/O0I/O1I/O2I/O3D12D13D14D15CEA0A114K×4位I/O0I/O1I/O2I/O3WE1、字長(zhǎng)(位數(shù))的擴(kuò)展7.2.4存儲(chǔ)器容量的擴(kuò)展即由多個(gè)存儲(chǔ)器芯片連接成具有更大存儲(chǔ)容量的存儲(chǔ)器系統(tǒng)。例：用4K*4位的RAM芯片組成4KX16位的存儲(chǔ)系統(tǒng)。…第三十七頁，共53頁。2.字?jǐn)?shù)的擴(kuò)展RAM1D0D7A0A12CE1芯片數(shù)=4RAM2D0D7A0A12CE1RAM3D0D7A0A12CE1RAM4D0D7A0A12CE1系統(tǒng)地址線數(shù)=15系統(tǒng):A0~A14

A13~A14?芯片地址線:A0~A12

例：用8K*8位的RAM芯片組成32K*8位的存儲(chǔ)系統(tǒng)。分析：第三十八頁，共53頁。32K×8位存儲(chǔ)器系統(tǒng)的地址分配表各RAM芯片譯碼器有效輸出端擴(kuò)展的地址輸入端A14A138K×8位RAM芯片地址輸入端

A12A11A10A9A8A7A6A5A4A3A2A1A0對(duì)應(yīng)的十六進(jìn)制地址碼

Ⅰ

00

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

10000H0001H0002H┇1FFFH

Ⅱ

01

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

12000H2001H2002H┇3FFFH

Ⅲ

10

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

14000H400H4002H┇5FFFH

Ⅳ

Y0

Y1

Y2

Y3

11

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

16000H6001H6002H┇7FFFH第三十九頁，共53頁。字的擴(kuò)展可以利用外加譯碼器控制存儲(chǔ)器芯片的片選輸入端來實(shí)現(xiàn)。3.字長(zhǎng)和字?jǐn)?shù)一并擴(kuò)展第四十頁，共53頁。7.3 復(fù)雜可編程邏輯器件(CPLD)7.3.1CPLD的結(jié)構(gòu)7.3.2CPLD編程簡(jiǎn)介第四十一頁，共53頁。每個(gè)邏輯塊之間可以使用可編程內(nèi)部連線(或者稱為可編程的開關(guān)矩陣)實(shí)現(xiàn)相互連接。CPLD器件內(nèi)部含有多個(gè)邏輯塊，每個(gè)邏輯塊都相當(dāng)于一個(gè)GAL器件。復(fù)雜可編程邏輯器件(CPLD)的特點(diǎn)：與PAL、GAL相比，CPLD的集成度更高，有更多的輸入端、乘積項(xiàng)和更多的宏單元。對(duì)各邏輯塊中的可編程單元以及塊之間的可編程內(nèi)部連線進(jìn)行編程，從而實(shí)現(xiàn)各種不同的邏輯功能。第四十二頁，共53頁。7.3.1CPLD的結(jié)構(gòu)更多成積項(xiàng)、更多宏單元、更多的輸入信號(hào)。每個(gè)邏輯塊相當(dāng)于一個(gè)GAL第四十三頁，共53頁。CPLD器件邏輯塊的結(jié)構(gòu)：

內(nèi)部可編程連線區(qū)

n

宏單元1

宏單元2

宏單元3

·

·

·

可編程乘積項(xiàng)陣列

乘積項(xiàng)分配

宏單元m

內(nèi)部可編程連線區(qū)

m

m

I/O塊

例：XilnxXG500：90個(gè)36