數(shù)字系統(tǒng)設(shè)計(jì)綜合實(shí)驗(yàn)報(bào)告

數(shù)字系統(tǒng)設(shè)計(jì)綜合試驗(yàn)報(bào)告試驗(yàn)名稱(chēng)：1、加法器設(shè)計(jì)2、編碼器設(shè)計(jì)3、譯碼器設(shè)計(jì)4、數(shù)據(jù)選擇器設(shè)計(jì)5、計(jì)數(shù)器設(shè)計(jì)6、累加器設(shè)計(jì)7、交通燈限制器設(shè)計(jì)班級(jí)：姓名：學(xué)號(hào)：指導(dǎo)老師：試驗(yàn)1加法器設(shè)計(jì)試驗(yàn)?zāi)康膹?fù)習(xí)加法器的分類(lèi)及工作原理。駕馭用圖形法設(shè)計(jì)半加器的方法。駕馭用元件例化法設(shè)計(jì)全加器的方法。駕馭用元件例化法設(shè)計(jì)多位加法器的方法。駕馭用VerilogHDL語(yǔ)言設(shè)計(jì)多位加法器的方法。學(xué)習(xí)運(yùn)用波形仿真驗(yàn)證程序的正確性。學(xué)習(xí)定時(shí)分析工具的運(yùn)用方法。試驗(yàn)原理加法器是能夠?qū)崿F(xiàn)二進(jìn)制加法運(yùn)算的電路，是構(gòu)成計(jì)算機(jī)中算術(shù)運(yùn)算電路的基本單元。目前，在數(shù)字計(jì)算機(jī)中，無(wú)論加、減、乘、除法運(yùn)算，都是化為若干步加法運(yùn)算來(lái)完成的。加法器可分為1位加法器和多位加法器兩大類(lèi)。1位加法器有可分為半加器和全加器兩種，多位加法器可分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。（1）半加器假如不考慮來(lái)自低位的進(jìn)位而將兩個(gè)1位二進(jìn)制數(shù)相加，稱(chēng)半加。實(shí)現(xiàn)半加運(yùn)算的電路則稱(chēng)為半加器。若設(shè)A和B是兩個(gè)1位的加數(shù)，S是兩者相加的和，C是向高位的進(jìn)位。則由二進(jìn)制加法運(yùn)算規(guī)則可以得到。（2）全加器在將兩個(gè)1位二進(jìn)制數(shù)相加時(shí)，除了最低位以外，每一位都應(yīng)當(dāng)考慮來(lái)自低位的進(jìn)位，即將兩個(gè)對(duì)應(yīng)位的加數(shù)和來(lái)自低位的進(jìn)位三個(gè)數(shù)相加，這種運(yùn)算稱(chēng)全加。實(shí)現(xiàn)全加運(yùn)算的電路則稱(chēng)為全加器。若設(shè)A、B、CI分別是兩個(gè)1位的加數(shù)、來(lái)自低位的進(jìn)位，S是相加的和，C是向高位的進(jìn)位。則由二進(jìn)制加法運(yùn)算規(guī)則可以得到：試驗(yàn)內(nèi)容及步驟用圖形法設(shè)計(jì)半加器，仿真設(shè)計(jì)結(jié)果。用原件例化的方法設(shè)計(jì)全加器，仿真設(shè)計(jì)結(jié)果用原件例化的方法設(shè)計(jì)一個(gè)4為二進(jìn)制加法器，仿真設(shè)計(jì)結(jié)果，進(jìn)行定時(shí)分析。用VerilogHDL語(yǔ)言設(shè)計(jì)一個(gè)4為二進(jìn)制加法器，仿真設(shè)計(jì)結(jié)果，進(jìn)行定時(shí)分析。分別下載用上述兩種方法設(shè)計(jì)4為加法器，并進(jìn)行在線測(cè)試。設(shè)計(jì)用圖形法設(shè)計(jì)的半加器，如下圖1所示，由其生成的符號(hào)如圖2所示。2）用元件例化的方法設(shè)計(jì)的全加器如圖3所示，由其生成的符號(hào)如圖4所示。圖三：圖四：5）全加器時(shí)序仿真波形如圖下圖所示6）心得體會(huì)：第一次做數(shù)字系統(tǒng)設(shè)計(jì)試驗(yàn)，老師給我們講了用圖形法設(shè)計(jì)的全過(guò)程。在這次過(guò)程中，我進(jìn)一步加強(qiáng)對(duì)理論學(xué)問(wèn)的學(xué)習(xí)，將理論與實(shí)踐結(jié)合起來(lái)。試驗(yàn)過(guò)程中遇到了一個(gè)小問(wèn)題是生成半加器符號(hào)，后來(lái)發(fā)覺(jué)缺了File/CreateDefault這一步。通過(guò)這一次的失誤，我明白了做事要仔細(xì)！最終將試驗(yàn)做出來(lái)了，體會(huì)了勝利的喜悅！通過(guò)這次試驗(yàn)我復(fù)習(xí)了加法器的分類(lèi)及工作原理，并駕馭了用圖形法設(shè)計(jì)半加器的方法，駕馭了用元件例化法設(shè)計(jì)全加器的方法，駕馭了用元件例化法設(shè)計(jì)多位加法器的方法，駕馭了用VerilogHDL語(yǔ)言設(shè)計(jì)多位加法器的方法，學(xué)習(xí)了運(yùn)用波形仿真驗(yàn)證程序的正確性，學(xué)習(xí)定時(shí)分析工具的運(yùn)用方法。試驗(yàn)2編碼器設(shè)計(jì)試驗(yàn)?zāi)康膹?fù)習(xí)編碼器的構(gòu)成及工作原理。駕馭用VerilogHDL語(yǔ)言設(shè)計(jì)編碼器的方法。駕馭用圖形法設(shè)計(jì)優(yōu)先編碼器的方法。駕馭用VerilogHDL語(yǔ)言設(shè)計(jì)優(yōu)先編碼器的方法。進(jìn)一步學(xué)習(xí)運(yùn)用波形仿真驗(yàn)證程序的正確性。試驗(yàn)原理編碼器（Encoder）的邏輯功能是將輸入的每一個(gè)高、低電平信號(hào)編成一個(gè)對(duì)應(yīng)的二進(jìn)制代碼。目前，常常運(yùn)用的編碼器有一般編碼器和優(yōu)先編碼器兩類(lèi)。一般編碼器在一般編碼器中，任何時(shí)刻只允許輸入一個(gè)編碼信號(hào)，否則輸出將發(fā)生混亂。圖2.2.1是3位二進(jìn)制編碼器框圖，它的輸入是I0~I7八個(gè)高電平信號(hào)，輸出是3位二進(jìn)制代碼Y2、Y1、Y0,為此，又稱(chēng)為8線-3線編碼器。其輸出與輸入的對(duì)應(yīng)關(guān)系如表2.2.1所示。優(yōu)先編碼器在優(yōu)先編碼器（PriorityEncoder）中，允許同時(shí)輸入兩個(gè)以上的編碼信號(hào)。不過(guò)在設(shè)計(jì)優(yōu)先編碼器時(shí)已將全部的輸入信號(hào)按優(yōu)先依次進(jìn)行排隊(duì)，當(dāng)幾個(gè)輸入信號(hào)同時(shí)出現(xiàn)時(shí)，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。優(yōu)先編碼器常常用于具有優(yōu)先級(jí)處理的數(shù)字系統(tǒng)中，例如，中斷管理系統(tǒng)通常用優(yōu)先編碼器實(shí)現(xiàn)。8線-3線優(yōu)先編碼器74147的真值表如表2.2.2所示。3)試驗(yàn)內(nèi)容及步驟（1）用VerilogHDL語(yǔ)言設(shè)計(jì)8線——3線一般編碼器，仿真設(shè)計(jì)結(jié)果。（2）用圖形法設(shè)計(jì)實(shí)現(xiàn)74148功能的優(yōu)先編碼器，仿真設(shè)計(jì)結(jié)果，進(jìn)行定時(shí)分析。（3）用VerilogHDL語(yǔ)言設(shè)計(jì)8線——3線優(yōu)先編碼器，仿真設(shè)計(jì)結(jié)果，進(jìn)行定時(shí)分析。（4）分別下載用上述兩種方法所設(shè)計(jì)的優(yōu)先編碼器，并進(jìn)行在線測(cè)試。2）用圖形法設(shè)計(jì)的優(yōu)先編碼器74148原理圖如下：4）優(yōu)化編碼器功能仿真波形如下圖：心得體會(huì)：這一次做數(shù)電學(xué)過(guò)的優(yōu)先編碼器，感覺(jué)還是很輕松的。在試驗(yàn)過(guò)程中沒(méi)怎么遇到太大的問(wèn)題，感覺(jué)就是速度慢了一點(diǎn)，說(shuō)明平常訓(xùn)練的少，所以我就想平常還需多練習(xí)，在確保正確的前提下，再提高速度！通過(guò)這次試驗(yàn)我復(fù)習(xí)編碼器的構(gòu)成及工作原理，駕馭了用VerilogHDL語(yǔ)言設(shè)計(jì)編碼器的方法，駕馭了用圖形法設(shè)計(jì)優(yōu)先編碼器的方法，駕馭了用VerilogHDL語(yǔ)言設(shè)計(jì)優(yōu)先編碼器的方法，進(jìn)一步學(xué)習(xí)運(yùn)用波形仿真驗(yàn)證程序的正確性。試驗(yàn)3譯碼器設(shè)計(jì)試驗(yàn)?zāi)康膹?fù)習(xí)二進(jìn)制譯碼器及顯示譯碼器的構(gòu)成及工作原理。駕馭用VerilogHDL語(yǔ)言設(shè)計(jì)二進(jìn)制譯碼器的方法。駕馭用VerilogHDL語(yǔ)言設(shè)計(jì)顯示譯碼器的方法。進(jìn)一步學(xué)習(xí)運(yùn)用波形仿真驗(yàn)證程序的正確性。試驗(yàn)原理譯碼器是數(shù)字系統(tǒng)中常用的組合邏輯電路，其邏輯功能是將每個(gè)輸入的二進(jìn)制代碼譯成對(duì)應(yīng)的高、低電平信號(hào)并輸出。譯碼是編碼的反操作。常用的譯碼器電路有二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和顯示譯碼器三類(lèi)。（1）3線-8線譯碼器是二進(jìn)制譯碼器的一種。其輸入為一組3位二進(jìn)制代碼，而輸出則是一路高、低電平信號(hào)。圖2.3.1是3線-8線譯碼器74138的邏輯框圖。其中，A2、A1、A0為3位二進(jìn)制代碼輸入端，Y0’~Y7’是8個(gè)輸出端，S1、S2’、S3’為3個(gè)輸入限制端。它們之間的關(guān)系如表2.3.1所示。（2）七段數(shù)碼顯示譯碼器為了能以十進(jìn)制數(shù)碼直觀地顯示數(shù)字系統(tǒng)的運(yùn)行數(shù)據(jù)，目前廣泛運(yùn)用七段數(shù)碼顯示譯碼器來(lái)顯示字符，因這種字符顯示器由七段可發(fā)光的線段拼合而成，又稱(chēng)為七段數(shù)碼管。半導(dǎo)體數(shù)碼管的每條線段都是一個(gè)發(fā)光二極管。假如七個(gè)發(fā)光二極管的公共端是陰極并且接在一起，則稱(chēng)為共陰極數(shù)碼管，反之，稱(chēng)為共陽(yáng)極數(shù)碼管。半導(dǎo)體數(shù)碼管可以用TTL或CMOS集成電路干脆驅(qū)動(dòng)。為此，就須要運(yùn)用顯示譯碼器將BCD代碼譯成數(shù)碼管所須要的驅(qū)動(dòng)信號(hào)，以便數(shù)碼管以十進(jìn)制數(shù)字顯示出BCD代碼所表示的數(shù)值。如圖2.3.2所示。3)試驗(yàn)內(nèi)容及步驟（1）用VerilogHDL語(yǔ)言設(shè)計(jì)3線——8線譯碼器，仿真設(shè)計(jì)結(jié)果。（2）用VerilogHDL語(yǔ)言設(shè)計(jì)七段數(shù)碼顯示譯碼器，仿真設(shè)計(jì)結(jié)果，進(jìn)行定時(shí)分析。（3）下載七段數(shù)碼顯示譯碼器，并進(jìn)行在線測(cè)試。用VerilogHDL語(yǔ)言設(shè)計(jì)的七段數(shù)碼顯示譯碼器程序decoder4_7如下：moduledecoder4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);outputa,b,c,d,e,f,g;inputD3,D2,D1,D0;rega,b,c,d,e,f,g;always@(D3orD2orD1orD0)begincase({D3,D2,D1,D0})0:{a,b,c,d,e,f,g}=7'b1111110;1:{a,b,c,d,e,f,g}=7'b0110000;2:{a,b,c,d,e,f,g}=7'b1101101;3:{a,b,c,d,e,f,g}=7'b1111001;4:{a,b,c,d,e,f,g}=7'b0110011;5:{a,b,c,d,e,f,g}=7'b1011011;6:{a,b,c,d,e,f,g}=7'b1011111;7:{a,b,c,d,e,f,g}=7'b1110000;8:{a,b,c,d,e,f,g}=7'b1111111;9:{a,b,c,d,e,f,g}=7'b1111011;default:{a,b,c,d,e,f,g}=7'bx;endcaseendendmodule3）七段數(shù)碼顯示譯碼器的功能仿真波形如下圖：心得體會(huì)：這次老師教了我們新的一種數(shù)字系統(tǒng)設(shè)計(jì)方式，用VerilogHDL語(yǔ)言來(lái)設(shè)計(jì)，剛起先有一點(diǎn)生疏，經(jīng)過(guò)和同學(xué)們溝通探討下，順當(dāng)?shù)耐瓿闪嗽囼?yàn)。試驗(yàn)過(guò)程中遇到了一些問(wèn)題：輸入代碼時(shí)，出現(xiàn)漏字母，沒(méi)區(qū)分大小寫(xiě)等等。試驗(yàn)效率和試驗(yàn)水平還待在平常加強(qiáng)練習(xí)，總結(jié)反思。通過(guò)這次試驗(yàn)我復(fù)習(xí)了二進(jìn)制譯碼器及顯示譯碼器的構(gòu)成及工作原理，駕馭了用VerilogHDL語(yǔ)言設(shè)計(jì)二進(jìn)制譯碼器的方法，駕馭了用VerilogHDL語(yǔ)言設(shè)計(jì)顯示譯碼器的方法，進(jìn)一步學(xué)習(xí)運(yùn)用波形仿真驗(yàn)證程序的正確性。試驗(yàn)4數(shù)據(jù)選擇器設(shè)計(jì)試驗(yàn)?zāi)康膹?fù)習(xí)數(shù)據(jù)選擇器的構(gòu)成及工作原理。駕馭用VerilogHDL語(yǔ)言設(shè)計(jì)數(shù)據(jù)選擇器的方法。進(jìn)一步加深對(duì)仿真結(jié)果和仿真過(guò)程的理解。試驗(yàn)原理數(shù)據(jù)選擇器又叫多路開(kāi)關(guān)，簡(jiǎn)稱(chēng)MUX（Multiplexer）.數(shù)據(jù)選擇器的邏輯功能是在地址選擇信號(hào)的限制下，從多路數(shù)據(jù)中選擇一路數(shù)據(jù)作為輸出信號(hào)，數(shù)據(jù)選擇器原理示意圖如圖2.4.1所示。常用的數(shù)據(jù)選擇器有雙四選一數(shù)據(jù)選擇器74153、八選一數(shù)據(jù)選擇器74151。其中，74151的邏輯圖如圖2.4.2所示，其真值表如表2.4.1所示。3)試驗(yàn)內(nèi)容及步驟用VerilogHDL語(yǔ)言設(shè)計(jì)四選一數(shù)據(jù)選擇器，仿真設(shè)計(jì)結(jié)果。用VerilogHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)74151功能的數(shù)據(jù)選擇器，仿真設(shè)計(jì)結(jié)果。（3）下載74151數(shù)據(jù)選擇器，并進(jìn)行在線測(cè)試。modulemux4_1(out,in0,in1,in2,in3,sel);outputout;inputin0,in1,in2,in3;input[1:0]sel;regout;always@(in0orin1orin2orin3orsel)beginif(sel==2'b00)out=in0;elseif(sel==2'b01)out=in1;elseif(sel==2'b10)out=in2;elseout=in3;endEndmodule3）四選一數(shù)據(jù)選擇器的功能仿真波形如下圖：心得體會(huì)：這次試驗(yàn)，我是在上課之前做好的，心里還是很有把握的！輸入的代碼經(jīng)軟件檢查都沒(méi)有問(wèn)題，只是在試驗(yàn)過(guò)程中有一個(gè)問(wèn)題沒(méi)有解決，就是在做仿真圖形時(shí)，sel的輸入波形不會(huì)輸入，經(jīng)過(guò)自己看書(shū)解決了這個(gè)問(wèn)題，就是在做圖形仿真界面選時(shí)鐘周期賦值，并將value給予B11。通過(guò)這次試驗(yàn)我感到無(wú)比的驕傲，也對(duì)這試驗(yàn)有了點(diǎn)自信！通過(guò)這次試驗(yàn)我復(fù)習(xí)了數(shù)據(jù)選擇器的構(gòu)成及工作原理，駕馭了用VerilogHDL語(yǔ)言設(shè)計(jì)數(shù)據(jù)選擇器的方法，進(jìn)一步加深對(duì)仿真結(jié)果和仿真過(guò)程的理解。試驗(yàn)5計(jì)數(shù)器設(shè)計(jì)試驗(yàn)?zāi)康模簭?fù)習(xí)計(jì)數(shù)器的構(gòu)成及工作原理；駕馭用VerilogHDL語(yǔ)言設(shè)計(jì)計(jì)數(shù)器的方法；駕馭用圖形法設(shè)計(jì)計(jì)數(shù)器的方法；進(jìn)一步駕馭時(shí)序邏輯電路的仿真方法。試驗(yàn)原理：計(jì)數(shù)器是數(shù)字系統(tǒng)中運(yùn)用最多的時(shí)序電路。計(jì)數(shù)器最常見(jiàn)的用途是能對(duì)時(shí)鐘脈沖進(jìn)行計(jì)數(shù)。按計(jì)數(shù)器的計(jì)數(shù)容量來(lái)分類(lèi)，計(jì)數(shù)器可分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器、隨意進(jìn)制的計(jì)數(shù)器三類(lèi)，其中，二進(jìn)制計(jì)數(shù)器的模值等于2……n（n為觸發(fā)器個(gè)數(shù)）?？梢杂靡延泄潭ㄟM(jìn)制的計(jì)數(shù)器通過(guò)外電路的不同連接方式來(lái)構(gòu)成隨意進(jìn)制的計(jì)數(shù)器，詳細(xì)有反饋清零、反饋置數(shù)、同步級(jí)聯(lián)（并行連接）、異步連接（串行連接）、整體置零、整體置數(shù)等方式。常見(jiàn)的計(jì)數(shù)器芯片有74160(十進(jìn)制)、74161（4位二進(jìn)制）、74192（雙時(shí)鐘可逆十進(jìn)制）等。3)試驗(yàn)內(nèi)容及步驟（1）用圖形法設(shè)計(jì)一個(gè)十進(jìn)制計(jì)數(shù)器，仿真設(shè)計(jì)結(jié)果。（2）用VerilogHDL語(yǔ)言設(shè)計(jì)一個(gè)十進(jìn)制計(jì)數(shù)器（要求加法計(jì)數(shù)；時(shí)鐘上升沿觸發(fā)；異步清零，低電平有效；同步置數(shù)，高電平有效），并進(jìn)行仿真驗(yàn)證。（3）下載所設(shè)計(jì)的十進(jìn)制計(jì)數(shù)器，并進(jìn)行在線測(cè)試。1）用圖形法設(shè)計(jì)的十進(jìn)制計(jì)數(shù)器如下圖所示2）用VerilogHDL語(yǔ)言描述的十進(jìn)制計(jì)數(shù)器程序count10.v如下：modulecount10(clk,d,clr,load,out);inputclk,clr,load;input[3:0]d;output[3:0]out;reg[3:0]out;always@(posedgeclkornegedgeclr)beginif(!clr)out<=0;elseif(load)out<=d;elseif(out==9)out<=0;elseout<=out+1;endendmodule3）十進(jìn)制計(jì)數(shù)器的功能仿真波形如下圖所示：心得體會(huì)：這次試驗(yàn)沒(méi)有什么難度，用圖形法或VerilogHDL語(yǔ)言做都可以，用圖形法做的時(shí)候存在了一個(gè)小錯(cuò)誤，總線用錯(cuò)了，最終在同學(xué)的幫助下完成了試驗(yàn)。在提高自己試驗(yàn)效率和試驗(yàn)水平上，我確定在課余之時(shí)多練習(xí)，以培育自己愛(ài)好，希望自己在試驗(yàn)上更上一層樓！通過(guò)這次試驗(yàn)我復(fù)習(xí)了計(jì)數(shù)器的構(gòu)成及工作原理，駕馭了用VerilogHDL語(yǔ)言設(shè)計(jì)計(jì)數(shù)器的方法，駕馭了用圖形法設(shè)計(jì)計(jì)數(shù)器的方法，進(jìn)一步駕馭了時(shí)序邏輯電路的仿真方法。試驗(yàn)6累加器設(shè)計(jì)試驗(yàn)?zāi)康模毫私饫奂悠鞯墓ぷ髟?；駕馭多成次結(jié)的設(shè)計(jì)思路；駕馭綜合應(yīng)用原理圖和文本相結(jié)合的設(shè)計(jì)方法。試驗(yàn)原理：在運(yùn)算器中，特地存放算術(shù)或邏輯運(yùn)算的一個(gè)操作數(shù)和運(yùn)算結(jié)果的寄存器被稱(chēng)為累加器。他能進(jìn)行加、減、讀出、移位、循環(huán)移位和求補(bǔ)等操作，是運(yùn)算器的主要組成部分。累加器的主要功能是對(duì)數(shù)據(jù)進(jìn)行累加，并可以短暫運(yùn)算結(jié)果。本試驗(yàn)要求設(shè)計(jì)一個(gè)簡(jiǎn)易的8位累加器ACC，用于對(duì)輸入的8位數(shù)據(jù)進(jìn)行累加?？梢园牙奂悠鞣譃閮蓚€(gè)模塊：一個(gè)是8位全加器，一個(gè)是8位寄存器。全加器負(fù)責(zé)對(duì)不斷輸入的數(shù)據(jù)和進(jìn)位進(jìn)行累加，寄存器負(fù)責(zé)暫存累加和，把累加和輸出并反饋到累加器輸入端，以進(jìn)行下一次的累加。劃分好模塊后，再把每個(gè)模塊的端口和連接關(guān)系設(shè)計(jì)完畢，就可以設(shè)計(jì)各個(gè)功能模塊了。3)試驗(yàn)內(nèi)容及步驟（1）用VerilogHDL語(yǔ)言分別設(shè)計(jì)8位全加器和8位寄存器，生成符號(hào)，并分別進(jìn)行仿真驗(yàn)證。（2）用圖形法設(shè)計(jì)8位累加器，生成符號(hào)，并進(jìn)行仿真驗(yàn)證。（3）下載該累加器，并進(jìn)行在線測(cè)試。(4)設(shè)計(jì)1）用VerilogHDL語(yǔ)言設(shè)計(jì)的8位加法器add8.v如下圖，由其生成的符號(hào)如圖1所示：moduleadd8(sum,cout,a,b,cin);output[7:0]sum;outputcout;input[7:0]a,b;inputcin;assign{cout,sum}=a+b+cin;Endmodule圖一：8位加法器的符號(hào)2）用VerilogHDL語(yǔ)言設(shè)計(jì)的8位寄存器reg.v如下，由其生成的符號(hào)如圖2所示：modulereg8(qout,in,clk,clr);output[7:0]qout;input[7:0]in;inputclk,clr;reg[7:0]qout;always@(posedgeclkorposedgeclr)beginif(clr)qout=0;elseqout=in;endEndmodule圖二：8位寄存器符號(hào)3）用圖形法設(shè)計(jì)的8位累加器如下圖所示4）8位累加器的功能仿真波形圖如下圖所示心得體會(huì)：這次試驗(yàn)，我收獲特別大。試驗(yàn)過(guò)程中我遇到加法器的符號(hào),寄存器符號(hào)調(diào)不出來(lái)，過(guò)后經(jīng)反思發(fā)覺(jué)沒(méi)有選擇File/CreatDefault，過(guò)后調(diào)出符號(hào)后，在做累加器頂層模塊電路原理圖時(shí)又發(fā)覺(jué)了問(wèn)題，原來(lái)是在文件夾里有多余的.gdf文件導(dǎo)致對(duì)試驗(yàn)結(jié)果的干擾！最終仿真的時(shí)候，又忘了將In[7..0],OUT[7..0]的Value分別改為D80和D0。通過(guò)這次試驗(yàn)我了解了累加器的工作原理，駕馭了多成次結(jié)的設(shè)計(jì)思路，駕馭了綜合應(yīng)用原理圖和文本相結(jié)合的設(shè)計(jì)方法。試驗(yàn)7交通燈限制器設(shè)計(jì)試驗(yàn)?zāi)康模毫私饨煌ǖ南拗破鞯墓ぷ髟?；駕馭用VerilogHDL語(yǔ)言設(shè)計(jì)多進(jìn)程的方法；駕馭數(shù)字系統(tǒng)層次設(shè)計(jì)方法，學(xué)會(huì)利用總線表示電路的連接。試驗(yàn)原理：交通燈系統(tǒng)要求在十字路口的A方向和B方向個(gè)設(shè)計(jì)紅（R）、黃（Y）、綠（G）、左拐（L）四盞燈。4盞燈按合理的依次亮滅，如表所示。A方向是主干路，車(chē)流量大，紅、綠、黃、左拐燈亮?xí)r間分別是：55s、40s、5s、15s。B方向是次干道，紅、綠、黃、左拐燈亮?xí)r間分別是：65s、30s、5s、15s。A方向紅燈時(shí)間=B方向綠燈時(shí)間+B方向黃燈時(shí)間*2+B方向左拐時(shí)間。B方向紅燈時(shí)間=A方向綠燈時(shí)間+A方向黃燈時(shí)間*2+A方向左拐時(shí)間。系統(tǒng)總體結(jié)構(gòu)設(shè)計(jì)系統(tǒng)總體結(jié)構(gòu)如圖所示。包括總限制模塊及A、B兩方向限制及倒計(jì)時(shí)模塊、顯示譯碼模塊。3)試驗(yàn)內(nèi)容及步驟（1）用VerilogHDL語(yǔ)言設(shè)計(jì)交通燈限制器的限制及倒計(jì)時(shí)模塊，仿真設(shè)計(jì)結(jié)果。（2）用VerilogHDL語(yǔ)言設(shè)計(jì)交通燈限制器的顯示譯碼模塊，仿真設(shè)計(jì)結(jié)果。（3）用原理圖法設(shè)計(jì)頂層模塊，仿真設(shè)計(jì)結(jié)果。（4）下載所設(shè)計(jì)的交通燈限制器，并進(jìn)行在線測(cè)試。1）用VerilogHDL語(yǔ)言描述的限制模塊程序trafficl.v如下moduletraffic1(CLK,EN,LAMPA,LAMPB,ACOUNT,BCOUNT);output[7:0]ACOUNT,BCOUNT;output[3:0]LAMPA,LAMPB;inputCLK,EN;reg[7:0]numa,numb;regtempa,tempb;reg[2:0]counta,countb;reg[7:0]ared,ayellow,agreen,aleft,bred,byellow,bgreen,bleft;reg[3:0]LAMPA,LAMPB;always@(!EN)beginared<=8'd55;ayellow<=8'd5;agreen<=8'd40;aleft<=8'd15;bred<=8'd65;byellow<=8'd5;bgreen<=8'd30;bleft<=8'd15;endassignACOUNT=numa;assignBCOUNT=numb;always@(posedgeCLK)beginif(EN)beginif(!tempa)begintempa<=1;case(counta)0:beginnuma<=agreen;LAMPA<=2;counta<=1;end1:beginnuma<=ayellow;LAMPA<=4;counta<=2;end2:beginnuma<=aleft;LAMPA<=1;counta<=3;end3:beginnuma<=ayellow;LAMPA<=4;counta<=4;end4:beginnuma<=ared;LAMPA<=8;counta<=0;enddefault:LAMPA<=8;endcaseendelsebeginif(numa>1)numa<=numa-1;if(numa==2)tempa<=0;endendelsebeginLAMPA<=8;counta<=0;endendalways@(posedgeCLK)beginif(EN)beginif(!tempb)begintempb<=1;case(countb)0:beginnumb<=bred;LAMPB<=8;countb<=1;end1:beginnumb<=bgreen;LAMPB<=2;countb<=2;end2:beginnumb<=byellow;LAMPB<=4;countb<=3;end3:beginnumb<=bleft;LAMPB<=1;countb<=4;end4:beginnumb<=byellow;LAMPB<=4;countb<=0;enddefault:LAMPB<=8;endcaseendelsebeginif(numb>1)numb<=numb-1;if(numb==2)tempb<=0;endendelsebeginLAMPB<=8;countb<=0;endendendmodule2）用VerilogHDL語(yǔ)言描述的顯示譯碼模塊bcd2.v如下modulebcd2(D7,D6,D5,D4,D3,D2,D1,D0,a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2);inputD7,D6,D5,D4,D3,D2,D1,D0;outputa1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2;rega1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2;always@(D7orD6orD5orD4orD3orD2orD1orD0)begincase({D7,D6,D5,D4,D3,D2,D1,D0})8'd0:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1111110;8'd1:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_0110000;8'd2:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1101101;8'd3:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1111001;8'd4:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_0110011;8'd5:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1011011;8'd6:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1011111;8'd7:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1110000;8'd8:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1111111;8'd9:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1111011;8'd10:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1111110;8'd11:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_0110000;8'd12:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1101101;8'd13:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1111001;8'd14:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_0110011;8'd15:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1011011;8'd16:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1011111;8'd17:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1110000;8'd18:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1111111;8'd19:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1111011;8'd20:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1111110;8'd21:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_0110000;8'd22:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1101101;8'd23:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1111001;8'd24:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_0110011;8'd25:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1011011;8'd26:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1011111;8'd27:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1110000;8'd28:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1111111;8'd29:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1111011;8'd30:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1111110;8'd31:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_0110000;8'd32:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1101101;8'd33:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1111001;8'd34:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_0110011;8'd35:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1011011;8'd36:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1011111;8'd37:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1110000;8'd38:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1111111;8'd39:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1111011;8'd40:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_1111110;8'd41:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_0110000;8'd42:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_1101101;8'd43:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_1111001;8'd44:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_0110011;8'd45:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_1011011;8'd46:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_1011111;8'd47:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_1110000;8'd48:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_1111111;8'd49:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2