門電路和組合邏輯電路

組合邏輯電路8.1數(shù)制和脈沖信號8.2基本門電路8.3集成門電路8.4邏輯代數(shù)及化簡8.5組合邏輯電路的分析與綜合8.6常用組合邏輯電路.進(jìn)位計(jì)數(shù)制采用位置計(jì)數(shù)法，基本要素是基數(shù)和位權(quán)?；鶖?shù)—計(jì)數(shù)使用的數(shù)符個(gè)數(shù)。十進(jìn)制數(shù)（D）基數(shù)為10。二進(jìn)制數(shù)（B）基數(shù)為2。八進(jìn)制數(shù)（O）基數(shù)為8?；鶖?shù)為R的計(jì)數(shù)制中一般有0~R-1個(gè)數(shù)符，稱為R進(jìn)制十六進(jìn)制數(shù)（H）基數(shù)為16。一、數(shù)制數(shù)字信號中表示大小的物理量，稱為數(shù)制。8.1數(shù)制和脈沖信號.位權(quán)—每個(gè)位數(shù)的數(shù)符所表示的數(shù)制倍數(shù)。位于i位的R進(jìn)制數(shù)的位權(quán)值為Ri。i=-m,…,-3,-2,-1,0,1,2,3,…,n-1例如,十進(jìn)制數(shù)234可寫成

(234)D=2×102+3×101+4×100十進(jìn)制數(shù)（D）計(jì)數(shù)規(guī)律是“逢十進(jìn)一”。二進(jìn)制數(shù)（B）計(jì)數(shù)規(guī)律是“逢二進(jìn)一”。八進(jìn)制數(shù)（O）計(jì)數(shù)規(guī)律是“逢八進(jìn)一”。十六進(jìn)制數(shù)（H）計(jì)數(shù)規(guī)律是“逢十六進(jìn)一”。.任意十進(jìn)制按權(quán)的展開式：任意二進(jìn)制按權(quán)的展開式：任意八進(jìn)制按權(quán)的展開式：任意十六進(jìn)制按權(quán)的展開式：.幾種數(shù)制對照表

.二、不同數(shù)制間的轉(zhuǎn)換

任何數(shù)字系統(tǒng)(如數(shù)字計(jì)算機(jī))的原始輸入數(shù)據(jù)和終了輸出數(shù)據(jù)一般均為十進(jìn)制數(shù)。但其運(yùn)算都按二進(jìn)制來進(jìn)行(八進(jìn)制和十六進(jìn)制仍屬二進(jìn)制系列,主要用來壓縮二進(jìn)制的書寫長度),因此要知道這幾種數(shù)制間的轉(zhuǎn)換關(guān)系。

將一個(gè)二進(jìn)制數(shù)、八進(jìn)制數(shù)和十六進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)只要寫出該進(jìn)制的按權(quán)展開式,然后相加,就可得到等值的十進(jìn)制數(shù)。1.其他進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)(5DA)H=5×162+13×161+10×160=(1498)D

(1001)B=1×23+0×22+0×21+1×20=(9)D(257)O=2×82+5×81+7×80=(175)D.2.十進(jìn)制數(shù)轉(zhuǎn)換成其他進(jìn)制數(shù)例(25)D=(k4k3k2k1k0)B=k4×24+k3×23+k2×22+k1×21+k0×20整數(shù)部分—除基數(shù)取余數(shù)，從低到高位求各位數(shù)碼直到商為0。小數(shù)部分—乘基數(shù)取整數(shù)，從高到低位求各位數(shù)碼直到小數(shù)部分為0或滿足精度要求。225………余1………k0212………余0………k126………余0………k223………余1………k321………余1………k40最后的商為0所以(25)D=(11001)B

.設(shè)(0.8341)D=(0.k-1k-2k-3k-4)Bk-1………k-2………k-3………k-4………故得(0.8341)D=(0.1101)B.(001110101)B=(165)O

3.八進(jìn)制數(shù)、十六進(jìn)制數(shù)與二進(jìn)制數(shù)的互相轉(zhuǎn)換八進(jìn)制轉(zhuǎn)換為二進(jìn)制—根據(jù)數(shù)值關(guān)系表用三位二進(jìn)制數(shù)碼逐位替代各位八進(jìn)制數(shù)碼(137)O=(001011111)B

二進(jìn)制轉(zhuǎn)換為八進(jìn)制—將二進(jìn)制數(shù)從小數(shù)點(diǎn)起，分別按整數(shù)部分和小數(shù)部分以三位數(shù)符劃組，最高位和最低位不足部分補(bǔ)0。然后每組用一個(gè)八進(jìn)制數(shù)符替代。(001111101.010011100)B=(175.234)O

.(1111101.0100111)B=(7D.4E)O

十六進(jìn)制轉(zhuǎn)換為二進(jìn)制—根據(jù)數(shù)值關(guān)系表用四位二進(jìn)制數(shù)碼逐位替代各位十六進(jìn)制數(shù)碼(52.4)H=(01010010.0100)B

二進(jìn)制轉(zhuǎn)換為十六進(jìn)制—將二進(jìn)制數(shù)從小數(shù)點(diǎn)起，分別按整數(shù)部分和小數(shù)部分以四位數(shù)符劃組，最高位和最低位不足部分補(bǔ)0。然后每組用一個(gè)十六進(jìn)制數(shù)符替代。.模擬信號：隨時(shí)間連續(xù)變化的信號模擬信號數(shù)字信號電子電路中的信號1.模擬信號正弦波信號t三角波信號t模擬電路數(shù)字電路三.脈沖信號.脈沖信號：是一種躍變信號，并且持續(xù)時(shí)間短暫。尖頂波t矩形波t脈沖信號正脈沖：脈沖躍變后的值比初始值高負(fù)脈沖：脈沖躍變后的值比初始值低如：0+3V0-3V正脈沖0+3V0-3V負(fù)脈沖

2.脈沖信號.脈沖幅度A脈沖上升沿tr

脈沖周期T脈沖下降沿tf

脈沖寬度tp

脈沖信號的部分參數(shù)：A0.9A0.5A0.1AtptrtfT實(shí)際的矩形波.R四、半導(dǎo)體器件的開關(guān)作用1.二極管的開關(guān)特性導(dǎo)通截止相當(dāng)于開關(guān)斷開相當(dāng)于開關(guān)閉合S3V0VSRRD3V0V.2.三極管的開關(guān)特性飽和截止3V0VuO0相當(dāng)于開關(guān)斷開相當(dāng)于開關(guān)閉合uOUCC+UCCuiRBRCuOTuO+UCCRCECuO+UCCRCEC3V0V.8.2

基本門電路

邏輯門電路是數(shù)字電路中最基本的邏輯元件。

基本邏輯門電路：“與門”、“或門”、“非門”三種。邏輯即條件，門即開關(guān)。

門電路可有兩種方法組成用開關(guān)組成門電路用分立元件組成門電路邏輯門:條件滿足，開關(guān)打開，允許信號通過。條件不滿足，開關(guān)閉合，不允許信號通過。.220V+-邏輯表達(dá)式：

Y=A?B1.“與”邏輯關(guān)系

“與”邏輯關(guān)系：當(dāng)所有條件都滿足時(shí)，結(jié)果才發(fā)生。000101110100ABYBYA狀態(tài)表一、用開關(guān)組成的門電路

設(shè)幾種狀態(tài)：開關(guān)閉合為“1”，斷開為“0”燈亮為“1”，燈滅為“0”邏輯符號：&ABY.BY220VA+-2.“或”邏輯關(guān)系“或”邏輯關(guān)系：幾個(gè)條件中只要有一個(gè)條件滿足，結(jié)果就會發(fā)生。邏輯表達(dá)式：

Y=A+B狀態(tài)表000111110110ABY邏輯符號：ABY>1.3.“非”邏輯關(guān)系

“非”邏輯關(guān)系是否定或相反的意思。邏輯表達(dá)式：Y=A狀態(tài)表101AY0Y220VA+-R邏輯符號1AY.1、二極管“與”門電路（1）電路（2）工作原理輸入A、B、C全為“1”，輸出Y為“1”輸入A、B、C不全為“1”，輸出Y

為“0”0V0V0V0V0V3V+U12VRDADCABYDBC3V3V3V0V00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表0V3V二、用分立元件組成的門電路邏輯表達(dá)式：

Y=ABC即：有“0”出“0”

全“1”出“1”(3)邏輯關(guān)系：“與”邏輯邏輯符號：&ABYC.2、二極管“或”門電路（1）電路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表3V3V-U12VRDADCABYDBC（2）工作原理輸入A、B、C全為“0”，輸出Y為“0”。輸入A、B、C有一個(gè)為“1”，輸出Y

為“1”(3)邏輯關(guān)系：“或”邏輯即：有“1”出“1”

全“0”出“0”Y=A+B+C邏輯表達(dá)式：

邏輯符號：ABYC>1.3.三極管“非”門電路+UCC-UBBARKRBRCYT10截止飽和邏輯表達(dá)式：Y=A“0”10“1”（1）電路“0”“1”AY“非”門邏輯狀態(tài)表邏輯符號1AY.1、“與非”門電路有“0”出“1”，全“1”出“0”“與”門&ABCY&ABC“與非”門00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達(dá)式：1Y“非”門三、邏輯門電路的組合.2、“或非”門電路有“1”出“0”，全“0”出“1”1Y“非”門00010010101011001000011001001110ABYC“或非”門邏輯狀態(tài)表“或”門ABC>1“或非”門YABC>1邏輯表達(dá)式：Y=A+B+C.例：根據(jù)輸入波形畫出輸出波形ABY1&ABY1>1ABY2Y2有“0”出“0”，全“1”出“1”Y1有“1”出“1”，全“0”出“0”Y2.8.3集成門電路

TTL和CMOS門電路都是集成電路，與分立元件相比，具有速度快、可靠性高和微型化等優(yōu)點(diǎn)，目前分立元件電路已被集成電路替代。

以上分析的門電路是由二極管、三極管等分立元件組成的，稱為分立元件門電路.輸入級中間級輸出級

一、TTL“與非”門電路1.電路T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1E2E3E1B等效電路C多發(fā)射極三極管.T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)輸入全為高電平“1”(3.6V)時(shí)2.工作原理4.3VT2、T5飽和導(dǎo)通鉗位2.1VE結(jié)反偏截止“0”(0.3V)

負(fù)載電流（灌電流）輸入全高“1”,輸出為低“0”1V.T5YR3R5AB

CR4R2R1T3T4T2+5VT11VT2、T5截止

負(fù)載電流（拉電流）(2)輸入端有任一低電平“0”(0.3V)(0.3V)“1”“0”輸入有低“0”輸出為高“1”

流過E結(jié)的電流為正向電流VY5-0.7-0.7

=3.6V5V.二、三態(tài)輸出“與非”門當(dāng)控制端為高電平“1”時(shí)，實(shí)現(xiàn)正常的“與非”邏輯關(guān)系

Y=A?B“1”控制端DE1.電路T5Y

R3R5AB

R4R2R1T3T4T2+5VT1截止.“0”控制端DET5Y

R3R5AB

R4R2R1T3T4T2+5VT1導(dǎo)通1V1V截止截止當(dāng)控制端為低電平“0”時(shí)，輸出Y處于開路狀態(tài)，也稱為高阻狀態(tài)。.&YEBA邏輯符號0

高阻0

0

1

1

0

1

11

1

0

111

1

10表示任意態(tài)三態(tài)輸出“與非”門三態(tài)輸出“與非”狀態(tài)表ABEY輸出高阻功能表.一、基本運(yùn)算

1、與運(yùn)算：

Y=A?B與門電路2、或運(yùn)算：

Y=A+B或門電路3、非運(yùn)算：

Y=A

非門電路二、基本定律1、0-1律2、重疊律3、復(fù)原律4、互補(bǔ)律5、交換律6、結(jié)合律8.5邏輯代數(shù)變量只有“0”，“1”兩種。表示兩種相互對立的邏輯狀態(tài)。邏輯代數(shù)（又稱布爾代數(shù)）:.普通代數(shù)不適用！證:7、分配律A+1=1

AA=A.1100111111008、反演律列狀態(tài)表證明：AB00011011111001000000例：將Y=AB+AC化簡為全部用與非門表示，并用邏輯圖實(shí)現(xiàn)。.9、吸收律(1)A+AB=A

(2)A(A+B)=A對偶式證明：A+AB=A(3)(4)對偶式(5)(6)對偶式.三、邏輯函數(shù)的表示方法表示方法邏輯式邏輯狀態(tài)表邏輯圖波形圖1.邏輯式用“與”“或”“非”等運(yùn)算來表達(dá)邏輯函數(shù)的表達(dá)式。

0000

A

B

C

Y0010010001111000101111011111

2.列邏輯狀態(tài)表用輸入、輸出變量的邏輯狀態(tài)（“1”或“0”）以表格形式來表示邏輯函數(shù)三輸入變量有八種組合狀態(tài)n輸入變量有2n種組合狀態(tài)例如：Y=AB+BC+AC三輸入變量有八種組合狀態(tài)n輸入變量有2n種組合狀態(tài).取Y=“1”(或Y=“0”)列邏輯式取Y=“1”由邏輯狀態(tài)表寫出邏輯式一種組合中，輸入變量之間是“與”關(guān)系，

0000

A

B

C

Y0011010101101001101011001111各組合之間是“或”關(guān)系取Y=“0”.3.邏輯圖YCBA&&&>14.波形圖ABYY=A?B注意：4種表達(dá)方式都是可以互相轉(zhuǎn)換的。.例1：化簡1.應(yīng)用邏輯代數(shù)運(yùn)算法則化簡（1）并項(xiàng)法例2：化簡（2）配項(xiàng)法四、邏輯函數(shù)的化簡利用邏輯代數(shù)變換，可用不同的門電路實(shí)現(xiàn)相同的邏輯功能?；喎椒ü椒ㄖZ圖法.例3：化簡（3）加項(xiàng)法（4）吸收法吸收例4：化簡.2、應(yīng)用卡諾圖化簡是與變量的最小項(xiàng)對應(yīng)的按一定規(guī)則排列方框圖。(1)每項(xiàng)都含有三個(gè)變量；（1）卡諾圖：實(shí)質(zhì)是一種狀態(tài)表的表達(dá)方式最小項(xiàng)：設(shè)有三個(gè)輸入變量，則相應(yīng)組成8個(gè)乘積項(xiàng)：ABC、ABC、ABC、ABC、ABC、ABC、ABC、ABC，他們特點(diǎn)：(2)每項(xiàng)中的每個(gè)變量或以原變量或以反變量形式出現(xiàn)；對于n輸入變量有2n個(gè)最小項(xiàng)排列特點(diǎn)：任相鄰兩個(gè)格子里變量只允許一個(gè)發(fā)生改變.

卡諾圖BA0101二變量BCA0010011110三變量二進(jìn)制數(shù)對應(yīng)的十進(jìn)制數(shù)編號AB00011110CD00011110四變量任意兩個(gè)相鄰最小項(xiàng)之間只有一個(gè)變量改變.(2)卡諾圖化簡(1)畫出卡諾圖(2)把相鄰2n個(gè)“1”圈成矩形或方形，圈越大越好；(3)“1”可重復(fù)使用；(4)每圈一個(gè)圈，必須有未圈過的“1”；將邏輯式中的最小項(xiàng)分別用“1”填入對應(yīng)的小方格。如果邏輯式中最小項(xiàng)不全，可不填。注意：如果邏輯式不是由最小項(xiàng)構(gòu)成，一般應(yīng)先化為最小項(xiàng)。例1:化簡ABC00100111101111寫出簡化邏輯式卡諾圖化簡：保留一個(gè)圈內(nèi)最小項(xiàng)的相同變量，而消去相反變量.00ABC100111101111解：寫出簡化邏輯式多余AB00011110CD000111101111相鄰例2.應(yīng)用卡諾圖化簡邏輯函數(shù)(1)(2).解：寫出簡化邏輯式AB00011110CD000111101例3.應(yīng)用卡諾圖化簡邏輯函數(shù)111111111

含A均填“1”.8.6

組合邏輯電路的分析與綜合

組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無關(guān)。一、組合邏輯電路的分析已知邏輯圖列狀態(tài)表寫邏輯式化簡分析邏輯功能組合邏輯電路框圖X1XnX2Y2Y1Yn......組合邏輯電路輸入輸出.例1：分析下圖的邏輯功能(1)寫出邏輯表達(dá)式Y(jié)=Y2Y3=AABBAB...AB..AB.A..ABBY1.AB&&&&YY3Y2..(2)化簡Y=AABBAB...=AB+AB

(3)列邏輯狀態(tài)表ABY001100111001(4)分析邏輯功能輸入相同輸出為“0”，輸入相異輸出為“1”，稱為“異或”邏輯關(guān)系。此電路稱“異或”門。=1ABY邏輯符號=ABY=AB+AB.(1)寫出邏輯式例2：分析下圖的邏輯功能A

B.Y=ABAB

.A?B化簡.&&11.BAY&A

B

=AB+AB(2)列邏輯狀態(tài)表Y=AB+AB=AB邏輯式

=1ABY邏輯符號=ABABY001100100111輸入相同輸出為“1”,輸入相異輸出為“0”,稱為“判一致電路”(“同或門”)

,可用于判斷各輸入端的狀態(tài)是否相同。(3)分析邏輯功能.例3：分析下圖的邏輯功能Y&&1.BA&C101AA寫出邏輯式：=AC+BCY=AC?BC設(shè)：C=1封鎖打開選通A信號.BY&&1.BA&C011設(shè)：C=0封鎖選通B信號打開例3：分析下圖的邏輯功能B寫出邏輯式：=AC+BCY=AC?BC.二、組合邏輯電路的綜合根據(jù)邏輯功能要求列狀態(tài)表寫邏輯式化簡畫邏輯圖例1：設(shè)計(jì)一個(gè)三變量奇偶檢驗(yàn)器要求:

當(dāng)輸入變量A、B、C中有奇數(shù)個(gè)同時(shí)為“1”時(shí)，輸出為“1”，否則為“0”。用“與非”門實(shí)現(xiàn)

(1)列邏輯狀態(tài)表(2)寫出邏輯表達(dá)式取Y=“1”(或Y=“0”)列邏輯式0000

A

B

C

Y0011010101101001101011001111(3)

用“與非”門構(gòu)成邏輯電路.(4)邏輯圖YCBA01100111110&&&&&&&&1010.例2:

某工廠有A、B、C三個(gè)車間和一個(gè)自備電站，站內(nèi)有兩臺發(fā)電機(jī)G1和G2。G1的容量是G2的兩倍。如果一個(gè)車間開工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開工，只需G1運(yùn)行，如果三個(gè)車間同時(shí)開工，則G1和G2均需運(yùn)行。試畫出控制G1和G2運(yùn)行的邏輯圖。設(shè)：車間狀態(tài)：開工為“1”，不開工為“0”；

電站狀態(tài)：運(yùn)行為“1”，不運(yùn)行為“0”。(1)根據(jù)邏輯要求列狀態(tài)表101001010011100110111000ABC

G1G20111001010001101(2)由狀態(tài)表寫出邏輯式(3)化簡邏輯式可得：.(5)畫出邏輯圖ABCABC&&&&&&&&&G1G2(4)用“與非”門構(gòu)成邏輯電路.8.7

加法器一、二進(jìn)制數(shù)十進(jìn)制：0~9十個(gè)數(shù)碼，“逢十進(jìn)一”。數(shù)字電路中為把兩個(gè)狀態(tài)“1”和“0”與數(shù)碼對應(yīng)則采用二進(jìn)制二進(jìn)制：0，1兩個(gè)數(shù)碼，“逢二進(jìn)一”(1)(1101)2=()10每位數(shù)的權(quán)是2的n次方1*200*211*221*2313(2)(17)10=(10001)2(10.25)10=(1010.01)2(0.37)10=(0.0101…)2.加法器:

實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路進(jìn)位如：0

0

0

0

11+10101010不考慮低位來的進(jìn)位半加器實(shí)現(xiàn)要考慮低位來的進(jìn)位全加器實(shí)現(xiàn).二、半加器

半加：只求本位的和，不考慮來自低位的進(jìn)位。兩個(gè)輸入A、B表示兩個(gè)同位相加的數(shù)兩個(gè)輸出S、C表示半加和和向高位的進(jìn)位邏輯符號：(1)狀態(tài)表：COABSCA

B

S

C0000011010101101&=1..ABSC(2)邏輯式：(3)邏輯圖：.三、全加器全加：不僅考慮本位相加，且考慮來自低位的進(jìn)位。邏輯符號：AiBiCi-1SiCiCOCI輸入Ai、Bi表示兩個(gè)待加數(shù)，Ci-1表示低位來的進(jìn)位輸出Si

、Ci表示本位相加和和向高位的進(jìn)位(1)狀態(tài)表：Ai

Bi

Ci-1

Si

Ci

0000000110010100110110010101011100111111(2)邏輯式.邏輯圖&=1>1AiCiSiCi-1Bi&&半加器構(gòu)成的全加器>1BiAiCi-1SiCiCOCO..8.8

編碼器n

位二進(jìn)制代碼有2n

種組合，可以表示2n

個(gè)信息。要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)滿足2nN編碼:具有編碼功能的電路編碼器:一、二進(jìn)制編碼器將某一信息變換成某特定的代碼的過程將輸入信號編成二進(jìn)制代碼的電路。例：設(shè)計(jì)一個(gè)編碼器，滿足以下要求：(1)將I0、I1、…I78個(gè)信號編成二進(jìn)制代碼。(2)編碼器每次只能對一個(gè)信號進(jìn)行編碼，不允許兩個(gè)或兩個(gè)以上的信號同時(shí)有效。(3)設(shè)輸入信號高電平有效。.(1)分析要求：

輸入有8個(gè)信號即N=8，根據(jù)2nN的關(guān)系，即n=3，即輸出為三位二進(jìn)制代碼(2)列編碼表：輸入輸出Y2

Y1

Y0001011101000010100110111I0I1I2I3I4I5I6I7(3)寫出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7

=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7

=I1I3I5I7...=I1+I3+I5+I7.(4)畫出邏輯圖10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0.將十進(jìn)制數(shù)0~9編成二進(jìn)制代碼的電路二、二十進(jìn)制編碼器

列編碼表：四位二進(jìn)制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示0-9十個(gè)數(shù)碼，最常用的是8421碼。000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y300011101000011110001101100000000001118421BCD碼編碼表.

寫出邏輯式并化成“與非”門.十鍵8421碼編碼器的邏輯圖+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K×10S001S12S23S34S45S56S67S78S89S9.

當(dāng)有兩個(gè)或兩個(gè)以上的信號同時(shí)輸入編碼電路，電路只能對其中一個(gè)優(yōu)先級別高的信號進(jìn)行編碼，而對其它優(yōu)先級別低的信號不予理睬。三、優(yōu)先編碼器CT74LS4147編碼器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y31111111111111輸入(低電平有效)輸出(8421反碼)0

011010

0111110

10001110

100111110

1010111110

10111111110

110011111110

11011111111101110.例:CT74LS147集成優(yōu)先編碼器(10線-4線)T4147引腳圖低電平有效16151413121110912345678CT74LS4147.8.9

譯碼器和數(shù)字顯示作用是將代碼的組合譯成一個(gè)特定的輸出信號。譯碼是編碼的反過程具有譯碼功能的電路譯碼器:譯碼:舉例：計(jì)算機(jī)鍵盤編碼譯碼輸出（十進(jìn)制）（二進(jìn)制）（十進(jìn)制）一、二進(jìn)制譯碼器（三八譯碼器）把輸入的三位二進(jìn)制代碼譯成對應(yīng)的八個(gè)輸出信號。.三位二進(jìn)制譯碼器（輸出高電平有效）(1)列狀態(tài)表：輸入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001輸出(2)寫邏輯式：Y0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC.（3）畫邏輯圖CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC.集成3/8線譯碼器74138芯片.當(dāng)使能有效時(shí)，各輸出分別是輸入碼變量對應(yīng)的最小項(xiàng)的反函數(shù)：.步驟：（1）（2）（3）譯碼器用作邏輯函數(shù)產(chǎn)生器.解：..CT74LS139型譯碼器GND1Y31Y21Y11Y01A11A01S876543212Y22Y32Y11Y02A12A02S+UCC109161514131211CT74LS139

輸入

輸出SA0A1Y0110000011001101110Y1Y2Y311101110111011111111&Y0&Y1&Y2&Y3SA0A1雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端S=0時(shí)譯碼器工作輸出低電平有效.二、二-十進(jìn)制顯示譯碼器

在數(shù)字電路中，常常需要把運(yùn)算結(jié)果用十進(jìn)制數(shù)顯示出來，這就要用顯示譯碼器。gfedcba

1.半導(dǎo)體數(shù)碼管

由七段發(fā)光二極管構(gòu)成例：共陰極接法a

b

c

d

e

f

g

01100001101101低電平時(shí)發(fā)光高電平時(shí)發(fā)光共陽極接法abcgdef+dgfecbagfedcba共陰極接法abcdefg.2.七段譯碼顯示器Q3Q2Q1Q0agfedcb譯碼器二十進(jìn)制代碼(共陰極)100101111117個(gè)4位.七段顯示譯碼器狀態(tài)表gfedcbaQ3Q2Q1Q0a

b

c

d

efg0000111111000001011000010010110110120011111