可編程邏輯器件

可編程邏輯器件第1頁，共53頁，2023年，2月20日，星期一7.1行為描述7.2數(shù)據(jù)流描述7.3結構描述7.4三態(tài)邏輯設計7.5RAM存儲器設計7.6分頻器設計7.7數(shù)字跑表7.8音樂演奏電路主要內容第2頁，共53頁，2023年，2月20日，星期一VHDL允許設計者用三種方式來對邏輯電路描述和建模

行為（Behavioural）描述；數(shù)據(jù)流（DataFlow）描述或寄存器傳輸級（RTL）描述；結構（Structural）描述。第3頁，共53頁，2023年，2月20日，星期一VHDL語言結構體的描述方式

VHDL語言的結構體可以用不同的語句類型和描述方式來表達電路所期望的邏輯行為，而對于相同的邏輯行為，可以有不同的語句表達方式。在VHDL語言中，這些描述方式或建模方式稱為VHDL語言的描述風格。

常用的描述方式主要有：

●

行為描述

●數(shù)據(jù)流描述

●結構描述第4頁，共53頁，2023年，2月20日，星期一行為描述，就是對設計實體的數(shù)學模型的描述，其抽象程度遠高于結構描述方式。行為描述類似于高級編程語言，當描述一個設計實體的行為時，無須知道具體電路的結構，只需要描述清楚輸入與輸出信號的行為，而無須花費精力關注設計結構的具體實現(xiàn)。7.1

行為描述

第5頁，共53頁，2023年，2月20日，星期一行為描述依據(jù)設計實體的功能或算法對結構體進行描述，不需要給出實現(xiàn)這些行為的硬件結構，只強調電路的行為和功能。

在結構體中，行為描述主要用函數(shù)、過程和進程語句，以功能或算法的形式來描述數(shù)據(jù)的轉換和傳送。

7.1結構體的行為描述

第6頁，共53頁，2023年，2月20日，星期一【例4.3.1】試用行為描述完成二選一數(shù)據(jù)選擇器的設計。

設數(shù)據(jù)輸入為d0和d1、選擇輸入為s，輸出為y。程序清單：

ENTITYmux21IS

PORT(d1,d0:INSTD_LOGIC；s:INSTD_LOGIC；y:OUTSTD_LOGIC)；

ENDmux21；

ARCHITECTUREbehaviorOFmux21IS

BEGINy<=d1WHENs=‘1’ELSEd0；

ENDbehavior；第7頁，共53頁，2023年，2月20日，星期一

行為描述類似于高級編程語言，主要是對設計實體的功能或數(shù)學模型進行描述，其抽象程度遠高于數(shù)據(jù)流描述和結構描述，其特點如下：

●

行為描述具有很高的抽象程度，遠高于數(shù)據(jù)流描述和結構描述；

●

行為描述只需描述清楚輸入與輸出的行為，而與它們的結構無關；

●

描述程序大多采用算術運算、關系運算、慣性延時、傳輸延時等語句；

●

結構體中的過程語句屬于典型的行為描述。第8頁，共53頁，2023年，2月20日，星期一

即邏輯描述，它利用VHDL語言中的賦值符和邏輯運算符進行描述，既包含邏輯單元的結構信息，又隱含地表示某種行為。

7.2結構體的數(shù)據(jù)流描述

例如：y<=aNORb；z<=NOT(aXORb)；//y等于a與b的或非運算//z等于a與b的同或運算這種方式主要采用非結構化的并行語句描述。第9頁，共53頁，2023年，2月20日，星期一【例2】將例1中的數(shù)據(jù)選擇器采用數(shù)據(jù)流描述。

邏輯表達式：y

=

d0·s

+

d1·s程序清單：

ENTITYmux21IS

PORT(d1,d0:INSTD_LOGIC；s:INSTD_LOGIC；y:OUTSTD_LOGIC)；

ENDmux21；

ARCHITECTUREdataflowOFmux21IS

SIGNALaa,ab,yy:STD_LOGIC；

BEGINaa<=d1ANDs；ab<=d0AND(NOTs)；yy<=aaORab；y<=yy；

ENDdataflow；&&≥11

d1

d0

s

y

aa

ab

ns

U1

U3

U2

U4第10頁，共53頁，2023年，2月20日，星期一

結構描述是從設計實體的內部結構對結構體進行描述的，并給出該實體所包含的模塊或元件的相互連接關系。

這種方式主要采用元件例化（COMPONENT）的形式對設計實體進行描述?？梢杂貌煌愋偷慕Y構來實現(xiàn)多層次的工程設計，從簡單的門電路到復雜的元件來描述整個系統(tǒng)，元件之間的連接通過定義的端口界面來實現(xiàn)。

7.3結構體的結構描述

第11頁，共53頁，2023年，2月20日，星期一

結構描述建模的步驟如下：

7.3結構體的結構描述

利用已設計好的元件(模塊)來搭建新的模塊

①元件說明：描述局部接口。

②元件例化：相對于其他元件放置元件。(對元件的調用)

③元件配置：指定元件所有的設計實體。

結構描述用于層次化設計，高層次的設計模塊調用低層次的設計模塊，或直接用門電路來構成一個復雜的邏輯電路。

第12頁，共53頁，2023年，2月20日，星期一【例3】將例1中的數(shù)據(jù)選擇器采用結構描述。

程序清單：

ENTITYmux21IS

PORT(d1,d0:INSTD_LOGIC；s:INSTD_LOGIC；y:OUTSTD_LOGIC)；

ENDmux21；

ARCHITECTUREstructureOFmux21IS

COMPONENTand2

PORT(a,b:INSTD_LOGIC；c:OUTSTD_LOGIC)；

END

COMPONENT；

COMPONENT

or2

PORT(a,b:INSTD_LOGIC；c:OUT

STD_LOGIC)；

END

COMPONENT；&&≥11

d1

d0

s

y

aa

ab

ns

U1

U3

U2

U4第13頁，共53頁，2023年，2月20日，星期一【例3】將例1中的數(shù)據(jù)選擇器采用結構描述。

程序清單：&&≥11

d1

d0

s

y

aa

ab

ns

U1

U3

U2

U4

COMPONENTnot1

PORT

(a:INSTD_LOGIC；c:OUTSTD_LOGIC)；

END

COMPONENT；

SIGNALaa,ab,ns:STD_LOGIC；

BEGINU1:not1PORTMAP(s,ns)；U2:and2PORTMAP

(d1,s,aa)；U3:and2PORTMAP(ns,d0,ab)；U4:or2PORTMAP(aa,ab,y)；

ENDstructure；第14頁，共53頁，2023年，2月20日，星期一

混合描述就是在結構體中同時使用多種不同的描述方式，它可以使描述簡單靈活。

例如，在同一結構體中，分別使用元件例化語句和并行語句，就可以構成由兩種描述方式的混合描述。

結構體的混合描述

第15頁，共53頁，2023年，2月20日，星期一【例4】用混合描述完成半加器的設計。

表達式：sn=an⊕bn

cn=an·bn

數(shù)據(jù)流描述

結構描述

程序清單：

ENTITYhalf_adderIS

PORT(an,bn:INSTD_LOGIC；sn,cn:OUTSTD_LOGIC)；

ENDhalf_adder；

ARCHITECTUREmix_haOFhalf_adderIS

COMPONENTand2

PORT(a,b:INSTD_LOGIC；c:OUTSTD_LOGIC)；

ENDCOMPONENT；

BEGINsn<=anXORbn；U1:and2PORTMAP(an,bn,cn)；

ENDmix_ha；第16頁，共53頁，2023年，2月20日，星期一【例7.1】行為描述方式實現(xiàn)的1位全加器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYfull_addaISPORT(a,b,cin:INSTD_LOGIC;cout,sum:OUTSTD_LOGIC);ENDfull_adda;ARCHITECTUREbehavOFfull_addaISSIGNALtemp:STD_LOGIC_VECTOR(1DOWNTO0);BEGINtemp<=('0'&a)+b+cin;sum<=temp(0);cout<=temp(1);ENDbehav;第17頁，共53頁，2023年，2月20日，星期一【例7.2】行為描述方式實現(xiàn)的2選1數(shù)據(jù)選擇器ENTITYmux21aISPORT(a,b,sel:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREbehavOFmux21aISBEGINPROCESS(a,b,sel)BEGINIFsel='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREbehav;第18頁，共53頁，2023年，2月20日，星期一采用行為描述方式時應注意下面幾點用行為描述方式設計電路，可以降低設計難度。行為描述只需表示輸入與輸出之間的關系，不需要包含任何結構方面的信息。設計者只需寫出源程序，而電路的實現(xiàn)由EDA軟件自動完成，實現(xiàn)電路的優(yōu)化程度，往往取決于綜合軟件的技術水平和器件的支持能力。在電路的規(guī)模較大或者需要描述復雜的邏輯關系時，應首先考慮用行為描述方式進行設計，如果設計的結果不能滿足資源占有率的要求，則應改變描述方式。第19頁，共53頁，2023年，2月20日，星期一7.2

數(shù)據(jù)流描述【例7.4】數(shù)據(jù)流描述的1位全加器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYfull_addbISPORT(a,b,cin:INSTD_LOGIC;sum,cout:OUTSTD_LOGIC);ENDfull_addb;ARCHITECTUREdataflowOFfull_addbISBEGINsum<=aXORbXORcin;cout<=(aANDb)OR(bANDcin)OR(aANDcin);ENDdataflow;第20頁，共53頁，2023年，2月20日，星期一【例7.5】數(shù)據(jù)流描述的2選1數(shù)據(jù)選擇器ENTITYmux21cISPORT(a,b,sel:INBIT;y:OUTBIT);ENDENTITYmux21c;ARCHITECTUREdataflowOFmux21cISSIGNALa1,a2:BIT;BEGINa1<=aAND(NOTSel);a2<=bANDsel;y<=a1ORa2;ENDARCHITECTUREdataflow;第21頁，共53頁，2023年，2月20日，星期一7.3

結構描述所謂結構描述方式，就是指在設計中，通過調用庫中的元件或是已設計好的模塊來完成設計實體功能的描述。在結構體中，描述只表示元件（或模塊）和元件（或模塊）之間的互連，就像網(wǎng)表一樣。當調用庫中不存在的元件時，則必須首先進行元件的創(chuàng)建，然后將其放在工作庫中，這樣才可以調用。第22頁，共53頁，2023年，2月20日，星期一【例7.6】半加器的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYhalf_addISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYhalf_add;ARCHITECTUREoneOFhalf_addisBEGINso<=aXORb;co<=aANDb;ENDARCHITECTUREone;第23頁，共53頁，2023年，2月20日，星期一【例7.7】或門邏輯描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYor2hISPORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYor2h;ARCHITECTUREoneOFor2hISBEGINy<=aORb;ENDARCHITECTUREone;第24頁，共53頁，2023年，2月20日，星期一【例7.8】結構描述的1位二進制全加器頂層設計LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYfull_addISPORT(ain,bin,cin:INSTD_LOGIC;cout,sum:OUTSTD_LOGIC);ENDENTITYfull_add;ARCHITECTUREstructOFfull_addISCOMPONENThalf_add --將半加器定義為元件

PORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTor2hPORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALd,e,f:STD_LOGIC; --定義3個信號作為內部連線

BEGINu1:half_addPORTMAP(a=>ain,b=>bin,co=>d,so=>e);--元件例化

u2:half_addPORTMAP(a=>e,b=>cin,co=>f,so=>sum);u3:or2hPORTMAP(a=>d,b=>f,y=>cout);

ENDARCHITECTUREstruct;第25頁，共53頁，2023年，2月20日，星期一【例7.9】結構描述的4位級聯(lián)加法器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_add4ISPORT(a,b:INSTD_LOGIC_VECTOR(0TO3);cin:INSTD_LOGIC;sum:OUTSTD_LOGIC_VECTOR(0TO3);cout:OUTSTD_LOGIC);ENDENTITYf_add4;ARCHITECTUREstructOFf_add4ISCOMPONENTfull_add --將1位全加器定義為元件

PORT(ain,bin,cin:INSTD_LOGIC;cout,sum:OUTSTD_LOGIC);ENDCOMPONENT;第26頁，共53頁，2023年，2月20日，星期一

SIGNALci:STD_LOGIC_VECTOR(1TO3); --定義節(jié)點信號

BEGINu1:full_addPORTMAP(ain=>a(0),bin=>b(0),cin=>cin,cout=>ci(1),sum=>sum(0)); --元件例化

u2:full_addPORTMAP(ain=>a(1),bin=>b(1),cin=>ci(1),cout=>ci(2),sum=>sum(1));u3:full_addPORTMAP(ain=>a(2),bin=>b(2),cin=>ci(2),cout=>ci(3),sum=>sum(2));u4:full_addPORTMAP(ain=>a(3),bin=>b(3),cin=>ci(3),cout=>cout,sum=>sum(3));ENDARCHITECTUREstruct;第27頁，共53頁，2023年，2月20日，星期一7.4三態(tài)邏輯設計

【例7.12】三態(tài)門LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYtrigateISPORT(en,a:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDtrigate;ARCHITECTUREoneOFtrigateISBEGINy<=aWHEN(en='1')ELSE'Z';ENDone;第28頁，共53頁，2023年，2月20日，星期一【例7.13】三態(tài)雙向緩沖器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbidirISPORT(y:INOUTSTD_LOGIC;--y為雙向I/O端口

en,a:INSTD_LOGIC;b:OUTSTD_LOGIC);ENDbidir;ARCHITECTUREoneOFbidirISBEGIN

y<=aWHEN(en='1')ELSE'Z';b<=y;ENDone;第29頁，共53頁，2023年，2月20日，星期一【例7.14】三態(tài)雙向緩沖器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbidir1ISPORT(y:INOUTSTD_LOGIC;--y為雙向I/O端口

en,a:INSTD_LOGIC;b:OUTSTD_LOGIC);ENDbidir1;ARCHITECTUREoneOFbidir1ISBEGINPROCESS(en,a)BEGINIF(en='1')THENy<=a;ELSEy<='Z';ENDIF;ENDPROCESS;b<=y;ENDone;第30頁，共53頁，2023年，2月20日，星期一【例7.15】三態(tài)雙向總線緩沖器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYttl245ISPORT(a,b:INOUTSTD_LOGIC_VECTOR(7DOWNTO0); --雙向數(shù)據(jù)線

oe,dir:INSTD_LOGIC); --使能信號和方向控制ENDttl245;ARCHITECTUREoneOFttl245ISBEGINa<=bWHEN(oe='0'ANDdir='0')ELSE(OTHERS=>'Z');b<=aWHEN(oe='0'ANDdir='1')ELSE(OTHERS=>'Z');ENDone;第31頁，共53頁，2023年，2月20日，星期一三態(tài)雙向總線緩沖器RTL綜合視圖（SynplifyPro）

第32頁，共53頁，2023年，2月20日，星期一7.5RAM存儲器設計

生成一個新的宏模塊第33頁，共53頁，2023年，2月20日，星期一設置輸出文件的類型、目錄和名字第34頁，共53頁，2023年，2月20日，星期一定制RAM模塊的數(shù)據(jù)寬度和深度第35頁，共53頁，2023年，2月20日，星期一【例7.16】調用RAM宏模塊構成RAM存儲器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;LIBRARYaltera_mf;USEaltera_mf.all;ENTITYram8x128IS --頂層模塊端口PORT(addr :INSTD_LOGIC_VECTOR(6DOWNTO0); clk :INSTD_LOGIC; data :INSTD_LOGIC_VECTOR(7DOWNTO0); aclr :INSTD_LOGIC; wr :INSTD_LOGIC; qout :OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDram8x128;第36頁，共53頁，2023年，2月20日，星期一ARCHITECTURElpmOFram8x128ISCOMPONENTramIS --將RAM模塊定義為元件

PORT(address:INSTD_LOGIC_VECTOR(6DOWNTO0); clock :INSTD_LOGIC; data :INSTD_LOGIC_VECTOR(7DOWNTO0); aclr :INSTD_LOGIC; wren :INSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(7DOWNTO0) );ENDCOMPONENT;BEGINu1:ramPORTMAP(address=>addr,clock=>clk,data=>data,aclr=>aclr,wren=>wr,q=>qout); --元件例化ENDlpm;第37頁，共53頁，2023年，2月20日，星期一在實際中我們經(jīng)常會遇到這樣的問題，需要進行奇數(shù)次分頻，同時又要得到占空比是50%的方波波形?？刹捎萌缦路椒ǎ河脙蓚€計數(shù)器，一個由輸入時鐘上升沿觸發(fā)，一個由輸入時鐘下降沿觸發(fā)，最后將兩個計數(shù)器的輸出相或，即可得到占空比為50%的方波波形。

7.6分頻器設計7.6.1占空比為50%的奇數(shù)分頻

第38頁，共53頁，2023年，2月20日，星期一【例7.18】占空比50%的奇數(shù)分頻（模7）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYfdiv7ISPORT(clk,reset:INSTD_LOGIC;clkout:OUTSTD_LOGIC); --輸出時鐘ENDfdiv7;ARCHITECTUREbehavOFfdiv7ISSIGNALclkout1,clkout2:STD_LOGIC;SIGNALcount1,count2:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk) --計數(shù)器1BEGINIF(clk'eventANDclk='1')THEN --上升沿觸發(fā)

IF(reset='1')THENcount1<="0000";ELSEIF(count1=6)THENcount1<="0000";ELSEcount1<=count1+1;ENDIF;IF(count1<3)THENclkout1<='1';ELSEclkout1<='0';ENDIF;ENDIF;ENDIF;ENDPROCESS;第39頁，共53頁，2023年，2月20日，星期一PROCESS(clk) --計數(shù)器2BEGINIF(clk'eventANDclk='0')THEN --下降沿觸發(fā)

IF(reset='1')THENcount2<="0000";ELSEIF(count2=6)THENcount2<="0000";ELSEcount2<=count2+1;ENDIF;IF(count2<3)THENclkout2<='1';ELSEclkout2<='0';ENDIF;ENDIF;ENDIF;ENDPROCESS;clkout<=clkout1ORclkout2; --相或ENDbehav;第40頁，共53頁，2023年，2月20日，星期一模7奇數(shù)分頻器功能仿真波形圖（QuartusⅡ）

第41頁，共53頁，2023年，2月20日，星期一【例7.19】較為通用的占空比為50%的奇數(shù)分頻電路LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYfdivnISGENERIC(w:INTEGER:=11); --定義類屬參量wPORT(clk,reset:INSTD_LOGIC;clkout:OUTSTD_LOGIC); --輸出時鐘ENDfdivn;ARCHITECTUREbehavOFfdivnISSIGNALclkout1,clkout2:STD_LOGIC;SIGNALcount1,count2:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk) --計數(shù)器1BEGINIF(clk'eventANDclk='1')THEN --上升沿觸發(fā)第42頁，共53頁，2023年，2月20日，星期一

IF(reset='1')THENcount1<="0000";ELSEIF(count1=w-1)THENcount1<="0000";ELSEcount1<=count1+1;ENDIF;IF(count1<(w-1)/2)THENclkout1<='1';ELSEclkout1<='0';ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(clk) --計數(shù)器2BEGINIF(clk'eventANDclk='0')THEN --下降沿觸發(fā)

IF(reset='1')THENcount2<="0000";ELSEIF(count2=w-1)THENcount2<="0000";ELSEcount2<=count2+1;ENDIF;IF(count2<(w-1)/2)THENclkout2<='1';ELSEclkout2<='0';ENDIF;ENDIF;ENDIF;NDPROCESS;clkout<=clkout1ORclkout2; --相或ENDbehav;第43頁，共53頁，2023年，2月20日，星期一模11奇數(shù)分頻器功能仿真波形圖（QuartusⅡ）

第44頁，共53頁，2023年，2月20日，星期一【例7.20】n0.5半整數(shù)分頻器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYfdivn_5ISPORT(clkin,clr:INSTD_LOGIC;clkout:BUFFERSTD_LOGIC); --輸出時鐘ENDfdivn_5;ARCHITECTUREoneOFfdivn_5ISconstantn:std_logic_vector(3downto0):="0100"; --分頻預置數(shù)nSIGNALclk2,clk1:STD_LOGIC;SIGNALcount:STD_LOGIC_VECTOR(3DOWNTO0);BEGINclk2<=clkinXORclk1; --clkin與clk1異或后作為模N計數(shù)器的時鐘PROCESS(clk2,clr)BEGINIF(clr='1')THENcount<="0000";7.6.