大規(guī)模集成電路

大規(guī)模集成電路第1頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.1集成存儲器

9.2可編程邏輯器件

第2頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.1環(huán)境工程與計算機概況

集成存儲器是數(shù)字系統(tǒng)中記憶大規(guī)模信息的部件，其功能是用于存放固定程序的操作指令及需要計算、處理的數(shù)據(jù)等，相當(dāng)于數(shù)字系統(tǒng)存儲信息的倉庫。集成存儲器分為只讀存儲器和隨機存取存儲器兩類。第3頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.1.1只讀存儲器（ROM）只讀存儲器是存儲固定信息的存儲器。即事先將存儲的信息或數(shù)據(jù)寫入到存儲器中，在正常工作時，只能重復(fù)讀取所存儲的信息代碼，而不能隨意改寫存儲信息內(nèi)容，故稱只讀存儲器，簡稱ROM（ReadOnlyMemory）。ROM電路按存儲信息的寫入方式一般可分為固定ROM、可編程ROM（PROM）和可擦除可編程ROM（EPROM）。第4頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.1.1.1ROM的結(jié)構(gòu)ROM由地址譯碼器和存儲體構(gòu)成，其結(jié)構(gòu)如圖9-1所示，其中An-1、An-2、....A1、A0為n位地址輸入線，通過地址譯碼器可譯出2n個地址，每一個地址中固定存放著由m位二進制數(shù)碼構(gòu)成的信息“字”。把存儲器中每存儲1位二進制數(shù)的點稱為存儲單元，而存儲器中總的存儲單元的數(shù)量稱為存儲容量。對于一個存儲體來說，總的存儲容量為字線數(shù)2n×位線數(shù)m。若存儲器有10條地址線，則對應(yīng)有210條字線，若位線數(shù)為8條，則總的存儲容量為210×8=1024×8個存儲單元，簡稱1k×8位=8k（bit）。第5頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路圖9-1ROM的結(jié)構(gòu)第6頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路圖9-2二極管掩膜ROM第7頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.1.1.2固定ROM固定ROM內(nèi)部所存儲的信息是由生產(chǎn)者在制造時，采用掩模工藝予以固定的。圖9-2表示了最簡單的4×4位存儲容量的二極管固定ROM，由圖可知，2條地址線A1、A0經(jīng)譯碼器譯出4條字線（字選線）W3～W0，每條字線存儲4位二進制數(shù)D3～D0（稱為位線）。譯碼器采用二極管與門矩陣電路組成，并由片選信號CS控制。當(dāng)CS=1時，譯碼器可工作，表示該片ROM被選中，允許輸出存儲內(nèi)容。存儲體為一個二極管或門矩陣電路，每一位線（數(shù)據(jù)線）Di實質(zhì)上為二極管或門電路，只有當(dāng)Wi=1的字線上的二極管能導(dǎo)通，使該位數(shù)據(jù)輸出Di=1。而Wi=1字線上無二極管的位線對應(yīng)的輸出數(shù)據(jù)Di=0。例如當(dāng)?shù)刂反aA1A0=00時，則W0=1，而W1=W2=W3=0，在字線W0上掛有二極管的位線D3=D0=1，無二極管的位線D2=D1=0，這時輸出數(shù)碼為D3D2D1D0=1001；當(dāng)A1、A0地址碼改變后，則輸出數(shù)碼也相應(yīng)改變，如表9-1中所示。第8頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路固定ROM適用于產(chǎn)品數(shù)量較大或有特殊要求的少量產(chǎn)品，由于需要專門制作掩膜板，成本高且制作周期長，因此不經(jīng)濟。表9-1字線及其位輸出圖9-3三極管掩膜PROM存儲單元第9頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.1.1.3可編程ROM（PROM）可編程ROM是用戶根據(jù)需要，將需存儲的信息一次寫入PROM中，一旦寫入就不能再更改，故稱可編程只讀存儲器，簡稱PROM(ProgrammbleROM)。雙極型熔絲結(jié)構(gòu)的PROM存儲單元的結(jié)構(gòu)原理圖如圖9-3所示。出廠狀態(tài)的存儲矩陣中，字線和位線的各個交叉處，均以圖9-3所示的三極管發(fā)射極及與位線相連的快速熔絲作為存儲單元，熔絲通常用低熔點的合金或很細(xì)的多晶硅導(dǎo)線制成。在編程存入信息時，如果使熔絲燒斷則表示存儲單元信息為0，熔絲不燒斷表示為1。PROM可實現(xiàn)一次編程需要，由于熔絲燒斷后，不能恢復(fù)，存儲器中存儲的信息已被固化，故只可寫入一次。如果在編程過程中出錯或研制過程中需要修改內(nèi)容，只能更換新的PROM，給使用者帶來不便。第10頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.1.1.4可擦除可編程ROM（EPROM）可擦除可編程只讀存儲器也是由用戶根據(jù)需要將信息代碼寫入存儲單元內(nèi)。與PROM不同的是，如果要重新改變信息，只需用紫外線（或X射線）或用電擦除原先存入的信息后，可再行寫入信息。將可用紫外線擦除的只讀存儲器簡稱為EPROM(ErasablePROM)，也可稱為UVEPROM；用電擦除的只讀存儲器稱為EEPROM或E2PROM(ElectricallyPROM)。

第11頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路EPROM集成芯片通常用于程序開發(fā)、樣機研制或者用于程序、數(shù)據(jù)經(jīng)常變更的數(shù)字系統(tǒng)中，它是數(shù)字控制和計算機系統(tǒng)中不可缺少的數(shù)字器件。典型的EPROM存儲器芯片型號、容量和引腳數(shù)如表9-2所示。表9-2典型的EPROM芯片第12頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.1.2隨機存取存儲器（RAM）隨機存取存儲器是一種隨時可以選擇任一存儲單元進行存入或取出數(shù)據(jù)的存儲器，由于它既能讀出又能寫入數(shù)據(jù)，因此又稱為讀/寫存儲器，簡稱RAM（RandomAccessMemory)。RAM采用與ROM不同的電路結(jié)構(gòu)，讀寫方便，使用靈活；缺點是一旦存儲器斷電，存儲的數(shù)據(jù)信息全部丟失，所以不利于數(shù)據(jù)的長期保存。9.1.2.1RAM的結(jié)構(gòu)典型的RAM結(jié)構(gòu)框圖如圖9-4所示，由地址譯碼器、存儲矩陣和讀寫控制電路部分構(gòu)成。第13頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路圖9-4RAM的結(jié)構(gòu)第14頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路（1）存儲矩陣

它是由大量存儲單元構(gòu)成的，每個存儲單元能存儲著由若干位二進制數(shù)碼組成的一組信息，存儲容量用(字線數(shù))×（位線數(shù)）表示。存儲單元在存儲矩陣中排列成若干行、若干列。例如，存儲容量為1024×1的存儲器，其存儲單元可排列成32行×32列的矩陣?；敬鎯﹄娐分饕蒖S觸發(fā)器構(gòu)成，其兩個穩(wěn)態(tài)分別表示存儲內(nèi)容為“1”或“0”。（2）地址譯碼器

地址譯碼器根據(jù)外部輸入的地址，唯一地找到存儲器中相應(yīng)的一個存儲單元，在讀寫控制器的配合下數(shù)據(jù)通過輸入/輸出（I/O）電路寫入存儲器或從存儲器中讀出。第15頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路（3）讀寫控制器讀寫控制器決定數(shù)據(jù)是按指定地址存入存儲矩陣、還是從存儲矩陣中取出。每個存儲單元在讀出數(shù)據(jù)時（）能維持原數(shù)據(jù)狀態(tài)不變；而在寫入數(shù)據(jù)時()可以清除原存儲數(shù)據(jù)，并輸入新的數(shù)據(jù)。數(shù)據(jù)的輸入輸出通道是共用的，讀出時作為輸出端，寫入時作為輸入端。（4）輸入/輸出（I/O）電路輸入/輸出（I/O)電路是數(shù)據(jù)進、出存儲矩陣的通道。通常數(shù)據(jù)先經(jīng)緩沖放大器放大再進入存儲單元；輸出數(shù)據(jù)經(jīng)緩沖放大后輸出。輸入、輸出緩沖器常采用三態(tài)電路，便于多片存儲器的I/O電路并聯(lián)，以擴展存儲容量。第16頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路（5）片選控制：對于大容量的存儲系統(tǒng)，需要多片RAM組成，而在讀寫時只對其中一片進行信息的存取。片選控制使該片選中時，才進行數(shù)據(jù)的讀寫操作，其余未被選中的各片RAM的I/O線呈高阻狀態(tài)，不能進行讀寫操作。RAM存儲單元有雙極型和單極型兩種不同類型的電路，前者速度高；后者功耗低、容量大，在RAM中得到廣泛應(yīng)用。第17頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.1.2.2靜態(tài)RAM集成芯片簡介典型的靜態(tài)RAM集成芯片的型號、容量、引腳數(shù)如表9-3所示。表9-3典型RAM芯片圖9-52114靜態(tài)RAM的外引線端子圖第18頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路2114靜態(tài)RAM的存儲容量為1K×4位，其外引線端子如圖9-5所示，外形為18腳雙列直插式結(jié)構(gòu)，地址線為A9～A0，在片選信號和讀寫控制信號的控制下，信息由四條雙向傳輸線I/O4～I/O1進行寫入或讀出操作。表9-42114靜態(tài)RAM的工作方式選擇第19頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.1.2.3RAM存儲容量的擴展在計算機或數(shù)字系統(tǒng)中，有時需要存儲器有較大的存儲容量，而實際的單片存儲器的存儲容量是有限的。因此，在使用中可通過對存儲器的字?jǐn)?shù)和位數(shù)的擴展，將若干片存儲器組合起來使用，以滿足對存儲容量的要求。（1）位擴展方式位擴展，就是用現(xiàn)有的RAM經(jīng)適當(dāng)?shù)倪B接，組成位數(shù)更多而字?jǐn)?shù)不變的存儲器。擴展方法為：將K片RAM所有的地址線并聯(lián)、讀寫控制端（）并聯(lián)、片選端（）并聯(lián)；每片的數(shù)據(jù)輸入或輸出（I/O）端各自獨立，就可將一個m字×n位RAM擴展為一個m字×（n×k）位RAM。圖9-6所示電路即為用2114靜態(tài)RAM擴展的1K×16位RAM。第20頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路圖9-6RAM的位擴展第21頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路（2）字?jǐn)U展方式字?jǐn)U展，就是將RAM擴展為位數(shù)不變而字?jǐn)?shù)更多的存儲器。擴展方法為：將K片RAM所有的地址線并聯(lián)、讀寫控制端（）并聯(lián)、每片的各數(shù)據(jù)輸入/輸出（I/O）端并聯(lián)；片選端（）并聯(lián)各自獨立，并用一個由增加的地址端控制的鋪助譯碼器來控制各片選端。這樣，就可將一個m字×n位RAM擴展位一個（k×m）字×n位RAM。圖9-7所示即為用2114靜態(tài)RAM擴展的4K×4位RAM。第22頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路圖9-7RAM的字?jǐn)U展第23頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路（3）字位擴展方式將上述的字?jǐn)U展和位擴展的方法結(jié)合起來，就可以實現(xiàn)字位的同時擴展。圖9-8所示即為用2114靜態(tài)RAM擴展的2K×8位RAM。圖9-8RAM的字位擴展第24頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.2可編程邏輯器件

隨著集成電路制造工藝和編程技術(shù)的提高，自20世紀(jì)70年代開始，出現(xiàn)了半定制的可編程邏輯器件PLD(Program-mbleLogicDevice)，其芯片內(nèi)的硬件結(jié)構(gòu)和連線由廠家生產(chǎn)定制，用戶借助EDA開發(fā)工具或編程器，對PLD進行編程，使之實現(xiàn)所需的組合和時序邏輯電路。只讀存儲器（ROM）由“與矩陣”形式的地址譯碼器和“或矩陣”形式的存儲體構(gòu)成，因此ROM電路的輸出可以用來表示組合邏輯電路的最小項“與或”表達(dá)式。利用這種方法構(gòu)成的邏輯電路，不僅節(jié)約了門電路數(shù)目，并且還具有一定的保密性。目前，在ROM基礎(chǔ)上已開發(fā)出了多種層次的PLD產(chǎn)品，以滿足產(chǎn)品開發(fā)的需要，尤其在多輸入多輸出變量場合獲得廣泛應(yīng)用。表9-5列出了四種PLD器件的結(jié)構(gòu)比較。第25頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路表9-5PLD器件結(jié)構(gòu)分類比較第26頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路PLD器件的邏輯圖通常采用簡化表達(dá)方式，在門陣列中交叉點上的三種連接情況用圖9-9所示的方式表示：其中，“●”表示交叉點的固定連接，已由生產(chǎn)廠家連接好，用戶不可更改；“×”表示編程熔絲未被燒斷，交叉點相連接,用戶在編程時可將不需要的“×”去掉；交叉點處沒有“×”表示編程溶絲已被燒斷，交叉點是斷開的。圖9-10是輸入緩沖器的表示方式；對有多個輸入端的與門、或門，采用圖9-11所示的簡化畫法，用一條輸入線表示，凡是通過“●”或“×”與該輸入線連接的信號都是該邏輯門的一個輸入信號。第27頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路圖9-9交叉點的連接圖9-10輸入緩沖器的表示圖9-11邏輯門的簡易畫法第28頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.2.1用PROM實現(xiàn)組合邏輯電路PROM是由固定的硬線連接的“與陣列”和交叉點全由熔絲連接的可編程“或陣列”組成的與或邏輯陣列，PROM的內(nèi)部結(jié)構(gòu)可簡化成圖9-12(a)所示的邏輯陣列。圖中，每個與門有四個輸入端，共有24=16種可能的組合，對應(yīng)于輸入變量所有的最小項；輸出字長為四位，共有16×4=64個獨立的可編程點。因為，任一邏輯電路的功能均可用最小項之和表達(dá)式（與或表達(dá)式）表示，因此，可以利用PROM實現(xiàn)組合邏輯電路的設(shè)計。第29頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路例9-1用PROM設(shè)計一個將四位8421BCD代碼轉(zhuǎn)換為格雷碼的邏輯電路。解：首先可列出代碼轉(zhuǎn)換表（真值表），如表9-6所示。

根據(jù)表9-6可寫出用最小項表示的格雷碼輸出邏輯表達(dá)式：G3=m8+m9+m10+m11+m12+m13+m14+m15G2=m4+m5+m6+m7+m8+m9+m10+m11G1=m2+m3+m4+m5+m10+m11+m12+m13G0=m1+m2+m5+m6+m9+m10+m13+m14將8421BCD碼作為PROM的輸入，最小項mi即為其固定“與陣列”的輸出，根據(jù)格雷碼輸出邏輯表達(dá)式對PROM的“或陣列”進行編程，在“或陣列”輸出端即可得到輸出的格雷碼，如圖9-12(b)所示。第30頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路表9-6例9-1的代碼轉(zhuǎn)換真值表第31頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路圖9-12PROM實現(xiàn)格雷碼轉(zhuǎn)換(a)PROM的簡化結(jié)構(gòu)圖(b)PROM實現(xiàn)格雷碼轉(zhuǎn)換第32頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.2.2可編程邏輯陣列器件（PLA）9.2.2.1PLA的結(jié)構(gòu)PLA與一般ROM電路比較，其共同點是：均由一個“與陣列”和一個“或陣列”組成。其不同點在于它們的地址譯碼器部分：一般ROM是用最小項來設(shè)計譯碼陣列的，有2n

條字線，且以最小項順序編排，不得隨意改動；而PLA采用可編程的“與陣列”作為其地址譯碼器，可以先經(jīng)過邏輯函數(shù)的化簡，再用最簡與或表達(dá)式中的與項來編制“與陣列”，而PLA的字線數(shù)由化簡后的最簡與或表達(dá)式的與項數(shù)決定，其字線內(nèi)容根據(jù)邏輯函數(shù)是“可編排”的。第33頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.2.2.2用PLA實現(xiàn)組合邏輯電路現(xiàn)在仍以例9-1為例，說明用PLA實現(xiàn)組合邏輯電路的方法。根據(jù)表9-6所示的格雷碼轉(zhuǎn)換表，經(jīng)化簡可以寫出格雷碼輸出表達(dá)式：根據(jù)上述表達(dá)式，可以畫出PLA的“與陣列”，然后由各最簡與或表達(dá)式中的或項，畫出PLA的“或陣列”，如圖9-13所示。第34頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路比較可見，用PROM實現(xiàn)此電路需要存儲容量為16×4=64bit，而PLA實現(xiàn)此電路僅需要存儲容量為7×4=28bit。圖9-13PLA實現(xiàn)組合邏輯電路圖9-14TIFPLA839的外引線端子圖第35頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路圖9-14所示為TIFPLA839（三態(tài)輸出）的PLA器件外引線端排列圖。它有14個輸入端（Ii），每個輸入端又通過門電路轉(zhuǎn)化為兩個互補輸入端，分別表示輸入信號的原變量和反變量；有6個輸出端（Oi）；、為使能端，低電平有效，即當(dāng)、均為0時，器件可工作，否則，輸出端均呈高阻狀態(tài)，故稱為三態(tài)輸出。每一個輸出的與或式中的與項可達(dá)32項，而每一個與項最多可由14個輸入變量相與組成最小項。PLA的規(guī)格一般用輸入變量數(shù)、“與陣列”輸出線數(shù)（相當(dāng)于字線）、“或陣列”輸出線（相當(dāng)于位線）三者的乘積表示，TIFPLA839規(guī)格可表示為14×32×6。第36頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路9.2.3可編程陣列邏輯器件（PAL）

PLA器件的“與陣列”和“或陣列”均是可編程的，因此使用比較靈活，但用其實現(xiàn)簡單邏輯函數(shù)時顯得尺寸過大，價格較高。如果在PLA器件的基礎(chǔ)上，將“或陣列”中相或的與項數(shù)固定，“與陣列”允許用戶編程設(shè)置，這種邏輯器件稱為可編程陣列邏輯器件，簡稱PAL。第37頁，共41頁，2023年，2月20日，星期一大規(guī)模集成電路圖9-15表示了PAL的基本結(jié)構(gòu)。其中Y0～Y5

所表示的與項是可編程的，而O0=Y0+Y1、O1=Y2+Y3、O2=Y4+Y5、的“或陣列”是固定的，輸入信號Ii由輸入緩沖器轉(zhuǎn)換成有互補的兩個輸入變量。這種PAL電路只適用于實現(xiàn)組合