單周期實驗報告1理解計算機(jī)5大組成部分的協(xié)調(diào)工作原理存儲程序自動執(zhí)行

517030910311頂層文件 lw指令從PA板的十個開關(guān)中9個電位，其中位分別表示2個4位二進(jìn)制數(shù)，另外一位表示是否為重置，個二進(jìn)制數(shù)分別對應(yīng)頂層文件中的npt，i_r，重置位對應(yīng)st。輸出是3組位的數(shù)碼管，依次是兩個輸入以及一個輸出的結(jié)果的顯示，對應(yīng)頂層文件接口中的o_o0，tot，otot2。lw指令把地址為c和c的數(shù)據(jù)取出，這兩個地址即PA板上的8個swic。sw指令把數(shù)據(jù)保存到、4和8PA上的三組2個的數(shù)碼管。百分之九十的單周期CPU代碼已經(jīng)給出，主要實現(xiàn)了controlunit以及I/O代碼，以及對于已給代碼中一些接口的更改。controlunit中主要是填補(bǔ)真值表。I/O部分主要是定義lw和sw時的地址。1 puter2//inputinputresetn,wireinput[3:0]in_port0,//output[31:0]wire[31:0] wireimem_clk,dmem_clk;wire[31:0]out_port0,out_port1, [31:0] wmem;//allthese"wire"sareusedtoconnectorinterfacethecpu,dmem,imemandsoon.outputwire[6:0] half_frequencysc_cpucpu //CPU sc_instmemimem(pc,inst,clock,mem_clk,imem_clk); //instruction sc_datamemdmemort1,out_port2);//datamemory.sevensegsevensegsevensegsevensegsevensegsevenseg33moduleinputoutputregclock=always@(posedgeclock<=clock<=51module53input[3:0]54output[6:0]55reg[6:0]57sevenseg=always4'h0:=;4'h1:=;4'h2:=;4'h3:=;4'h4:=;4'h5:=;4'h6:=;4'h7:=;4'h8:=;4'h9:=;4'hA:=;4'hB:=;4'hC:=;4'hD:=;4'hE:=;4'hF:=;default:sevenseg[6:0]=;1moduleio_input_reg2addr,345in_reg0,io_input_muxalways@(posedgein_reg0<=in_reg1<=14module [31:0] [5:0]output[31:0] [31:0]always@case 6'b110000:y= 6'b110001:y=module345678input[31:0]addr,inputwrite_io_enable,io_clk,output[31:0]out_port0,out_port1,out_port2;reg[31:0]out_port0,out_port1,out_port2;always@(posedgeio_clkornegedgeclrn)9if(clrn==out_port0<=out_port1<=out_port2<=elseif(write_io_enable==6'b100000:out_port0<=6'b100001:out_port1<=6'b100010:out_port2<=輸入包含了單獨的rst以及clck