基于PCI 和FPGA 的InSAR 基線測(cè)量實(shí)時(shí)采集系統(tǒng)（二）-技術(shù)方案

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基于PCI和FPGA的InSAR基線測(cè)量實(shí)時(shí)采集系統(tǒng)（一）

2.3FPGA邏輯控制

基于FPGA的時(shí)序邏輯控制模塊是本系統(tǒng)的設(shè)計(jì)，能夠?qū)崿F(xiàn)對(duì)相機(jī)和激光測(cè)距儀的模式設(shè)置、相機(jī)和激光測(cè)距儀的數(shù)據(jù)同步控制、多個(gè)傳感器數(shù)據(jù)的緩存與整理，對(duì)外部高速緩存的控制以及與PLX9656的通信。系統(tǒng)采用Altera公司的StratixⅡ系列EP2S60F1020器件，配置芯片選用EPC16.

1）傳感器觸發(fā)設(shè)置

本設(shè)計(jì)中，2個(gè)傳感器的工作模式通過主機(jī)端進(jìn)行設(shè)置，通過PCI總線將模式設(shè)置字符串傳到FPGA中，通過串口控制器實(shí)現(xiàn)與相機(jī)和激光測(cè)距儀的通信，從而完成對(duì)相機(jī)和激光測(cè)距儀的配置。且相機(jī)和激光測(cè)距儀收到配置命令后也通過串口控制器把應(yīng)答信息傳到FPGA中，再通過PCI總線傳到主機(jī)上。為了實(shí)現(xiàn)與激光測(cè)距儀的同步控制，相機(jī)選擇軟件外觸發(fā)模式，此模式下需要在FPGA內(nèi)產(chǎn)生一個(gè)頻率為20Hz的EXSYNC觸發(fā)信號(hào)送給CCD相機(jī)進(jìn)行曝光讀取數(shù)據(jù)，EXSYNC的低電平寬度為10μs,相機(jī)的曝光時(shí)間由主機(jī)端進(jìn)行參數(shù)設(shè)置。

2）數(shù)據(jù)同步控制

把EXSYNC觸發(fā)信號(hào)同時(shí)送給激光測(cè)距儀和相機(jī)，來實(shí)現(xiàn)2個(gè)傳感器的輸出同步。因?yàn)?個(gè)傳感器的測(cè)量速度不同，相機(jī)的輸出幀頻為20幀/s,激光測(cè)距儀的輸出頻率為50Hz,所以數(shù)據(jù)同步的設(shè)計(jì)關(guān)鍵在于如何記錄同時(shí)刻的單幀圖像數(shù)據(jù)和激光測(cè)距儀數(shù)據(jù)，2個(gè)傳感器同步采集的時(shí)序關(guān)系圖如圖2（a）所示，CLK100Hz是取2個(gè)頻率的公倍數(shù)，可以根據(jù)FPGA的內(nèi)部資源使用情況來設(shè)定，Data_lrf_sel為選擇的激光數(shù)據(jù)，其中I表示該時(shí)刻的數(shù)據(jù)無效，V表示該時(shí)刻的數(shù)據(jù)有效。數(shù)據(jù)同步方案為相機(jī)數(shù)據(jù)進(jìn)入FPGA后，在2個(gè)雙口RAM中進(jìn)行整理緩存，激光測(cè)距儀經(jīng)過串口接收器把數(shù)據(jù)傳入FPGA內(nèi)，本設(shè)計(jì)的串口接收器帶有FIFO緩存，數(shù)據(jù)經(jīng)過緩存后接送入雙口RAM中進(jìn)行進(jìn)一步緩存；按照?qǐng)D2（a）所示的時(shí)序關(guān)系圖生成雙口RAM的寫使能WEN信號(hào)，WEN信號(hào)有效時(shí)把此時(shí)刻的激光數(shù)據(jù)寫入雙口RAM中；當(dāng)讀使能信號(hào)有效時(shí)，首先從雙口RAM中的激光測(cè)距儀數(shù)據(jù)到FIFO中，接著讀取相應(yīng)幀的圖像數(shù)據(jù)到FIFO中；FIFO半滿后，激光測(cè)距儀數(shù)據(jù)和相機(jī)數(shù)據(jù)一起送到外部的SDRAM中進(jìn)行進(jìn)一步緩存，仿真時(shí)序圖如圖2（b）所示。由圖2的仿真結(jié)果可知，本文同步設(shè)計(jì)方案能夠有效地減少2個(gè)傳感器之間的延時(shí)，采集2個(gè)傳感器的相對(duì)同步數(shù)據(jù)。雖然不是嚴(yán)格意義上的同步，但已能滿足柔性基線測(cè)量系統(tǒng)的需求。

圖2CCD相機(jī)和激光測(cè)距儀同步采集設(shè)計(jì)及仿真時(shí)序圖

Fig．2TimingdiagramandsimulationresultsofsynchronousacquisitionusingCCDcameraandlaserrangefinder

3）數(shù)據(jù)緩存與整理

本系統(tǒng)中采用的緩存方案為首先把圖像數(shù)據(jù)、控制信號(hào)進(jìn)行3級(jí)鎖存，因?yàn)閷?shí)驗(yàn)相機(jī)輸出的圖像數(shù)據(jù)為2個(gè)TAP的數(shù)據(jù)，分別把2個(gè)TAP的數(shù)據(jù)送入FPGA內(nèi)部的2個(gè)雙口RAM中進(jìn)行緩存，左邊TAP的數(shù)據(jù)按照順序地址存儲(chǔ)，右邊TAP的數(shù)據(jù)按照逆序地址存儲(chǔ)，從而將2個(gè)TAP的數(shù)據(jù)拼接成完整的圖像。當(dāng)使能信號(hào)有效時(shí)，把2個(gè)雙口RAM的數(shù)據(jù)送入到FIFO中進(jìn)一步緩存，當(dāng)FIFO數(shù)據(jù)半滿后，把FIFO的數(shù)據(jù)通過SDRAM接口控制器送入到外部的SDRAM存儲(chǔ)器中去。

4）PCI邏輯接口

本系統(tǒng)通過PCI本地邏輯接口來完成FPGA與PLX9656的通信。系統(tǒng)加電啟動(dòng)后，PLX9656的內(nèi)部寄存器由PCI總線的RST#信號(hào)復(fù)位；同時(shí)PLX9656輸出局部復(fù)位信號(hào)LRESET,并檢查EEPROM是否存在。如果采用本地端DMA方式控制，則整個(gè)握手過程如下：首先當(dāng)SDRAM緩存中的數(shù)據(jù)達(dá)到設(shè)定值后，LINTI#信號(hào)有效，PLX9656向主機(jī)端發(fā)送中斷請(qǐng)求信號(hào)；若CPU響應(yīng)中斷，則在中斷相應(yīng)程序內(nèi)發(fā)出DMA讀命令、要讀的字節(jié)數(shù)和地址信息等。PLX9656申請(qǐng)本地總線，使LHOLD信號(hào)有效。FPGA驅(qū)動(dòng)LHOLDA信號(hào)有效來響應(yīng)PLX9656的請(qǐng)求，PLX9656將PCI地址空間映射到本地地址空間。接著通過設(shè)置寄存器來啟動(dòng)DMA傳輸，PLX9656有效ADS#（地址選通信號(hào)）、訪問地址出現(xiàn)在LA地址總線上。再次FPGA有效READY#信號(hào)，同時(shí)使能SDRAM控制接口的讀使能有效信號(hào)，數(shù)據(jù)開始出現(xiàn)在LD數(shù)據(jù)總線上。當(dāng)數(shù)據(jù)的一個(gè)字節(jié)開始傳輸時(shí)，PLX9656驅(qū)動(dòng)BLAST#信號(hào)有效，同時(shí)FPGA無效READY#信號(hào)。使SDRAM的讀使能是信號(hào)無效，PLX9656驅(qū)動(dòng)LHOLD無效，釋放本地總線，接著FPGA也驅(qū)動(dòng)LHOLDA無效，結(jié)束數(shù)據(jù)的傳輸。DMA傳輸?shù)臅r(shí)序仿真圖如圖3所示。

圖3本地總線到PCI總線的DMA傳輸時(shí)序仿真圖

Fig．3SimulationresultsofDMAtransmissionfromlocalbustoPCIbus

2.4高速緩存設(shè)計(jì)

由于PCI接口芯片內(nèi)部緩存容量太小，所以在實(shí)時(shí)采集過程中必須采用高速緩存器將數(shù)據(jù)進(jìn)行緩存，然后再通過PCI總線送到主機(jī)，以提高系統(tǒng)的傳輸速度和性能。大容量高速的SDRAM容易買到且價(jià)格適中，本系統(tǒng)采用SDRAM進(jìn)行緩存。Windows是多線程、搶先任務(wù)的操作系統(tǒng)，為了減少線程由于CPU占用時(shí)間結(jié)束而中斷，中斷間隔應(yīng)大于線程的執(zhí)行時(shí)間20ms,所以緩存的容量至少應(yīng)為：20ms×70MB/s×2=2.8MB.本系統(tǒng)中采用Micron的MT48LC32M16A2芯片，該芯片為512MB存儲(chǔ)大小，16bit位寬，133MHz的讀寫速度，能夠滿足系統(tǒng)數(shù)據(jù)采集和存儲(chǔ)帶寬的要求。本系統(tǒng)采用緩存方案為在FPGA外接2組32M*32位的SDRAM,由4片SDRAM配置而成，用于相機(jī)到PCI的數(shù)據(jù)緩沖。且SDRAM通過控制器的封裝做成FIFO的接口，相機(jī)的數(shù)據(jù)寫入FIFO,按照設(shè)定的圖像數(shù)量給PCI發(fā)送中斷，然后由PCI讀取相機(jī)數(shù)據(jù)，從而克服了SDRAM結(jié)構(gòu)復(fù)雜，切換控制電路難操作的缺點(diǎn)。

2.5實(shí)時(shí)存儲(chǔ)設(shè)計(jì)

實(shí)時(shí)流盤一直是高速數(shù)據(jù)采集技術(shù)的瓶頸，直接制約了采集存儲(chǔ)設(shè)備的實(shí)時(shí)存儲(chǔ)能力。本系統(tǒng)中采用支持66MHz、100MHz、133MHz/64bit的PCI-X總線的主板，由8塊容量為1TB的高速SATA硬盤，通過3WARE公司的RAID卡配置成RAID0方式，以獲得化的磁盤訪問速率，組成高速大容量的存儲(chǔ)設(shè)備，整個(gè)數(shù)字相機(jī)數(shù)據(jù)采集存儲(chǔ)設(shè)備的設(shè)計(jì)框圖如圖4所示。

本系統(tǒng)把實(shí)時(shí)采集模塊輸出的數(shù)據(jù)，利用接口芯片PLX9656,通過PCI總線把數(shù)據(jù)送進(jìn)系統(tǒng)內(nèi)存，然后在RAID卡的控制下，將內(nèi)存中的數(shù)據(jù)通過PCI總線寫入SATA硬盤陣列中，理論持續(xù)寫盤速度可達(dá)400MB/s以上。

圖4實(shí)時(shí)高速存儲(chǔ)方案設(shè)計(jì)

Fig．4Designofreal-timeandhigh-speedstoragesolution

3實(shí)驗(yàn)及系統(tǒng)測(cè)試結(jié)果

雙天線干涉SAR柔性基線測(cè)量系統(tǒng)的模擬實(shí)驗(yàn)平臺(tái)由傳感器測(cè)量平臺(tái)、合作目標(biāo)和運(yùn)動(dòng)平臺(tái)組成，如圖5（a）和圖5（b）所示。本文設(shè)計(jì)實(shí)現(xiàn)的數(shù)據(jù)采集存儲(chǔ)系統(tǒng)實(shí)物如圖5（c）所示。

圖5柔性基線測(cè)量系統(tǒng)原理樣機(jī)

Fig．5Prototypeofnon-rigidbaselinemeasurementsystem

實(shí)驗(yàn)中，對(duì)系統(tǒng)分別進(jìn)行了功能測(cè)試和性能測(cè)試。性能測(cè)試主要包括實(shí)時(shí)采集記錄速度測(cè)試、持續(xù)寫盤陣速度測(cè)試和穩(wěn)定性測(cè)試。對(duì)于系統(tǒng)的功能測(cè)試，分別進(jìn)行模擬圖像和實(shí)際圖像數(shù)據(jù)采集測(cè)試。模擬圖像為在FPGA內(nèi)產(chǎn)生循環(huán)有規(guī)律的數(shù)據(jù)，對(duì)應(yīng)的圖像為條紋圖像，根據(jù)采集的數(shù)據(jù)是否正確來驗(yàn)證采集系統(tǒng)的功能；然后切換到實(shí)際數(shù)據(jù)源，采集合作目標(biāo)的運(yùn)動(dòng)圖像。模擬和實(shí)測(cè)的圖像和數(shù)據(jù)文件分別如圖6所示。

圖6數(shù)據(jù)采集系統(tǒng)采集的數(shù)據(jù)文件與圖像

Fig．6Dataandimageobtainedfromdataacquisitionsystem

由圖6（a）和圖6（b）可知，對(duì)于模擬數(shù)據(jù)源，本文系統(tǒng)采集圖像為黑白相間的條紋，且圖像數(shù)據(jù)中像素的灰度值與設(shè)定值是一致的，不存在丟數(shù)問題。由圖6（c）和圖6（d）可知，本文系統(tǒng)采集的合作目標(biāo)的圖像和實(shí)際物體是一致的。模擬和實(shí)測(cè)圖像數(shù)據(jù)的測(cè)試結(jié)果均表明，本文系統(tǒng)可以正確地進(jìn)行數(shù)據(jù)采集和存儲(chǔ)，沒有圖像錯(cuò)位現(xiàn)象，這驗(yàn)證了系統(tǒng)功能的正確性。系統(tǒng)實(shí)時(shí)采集記錄速度的測(cè)試方法為：由于本系統(tǒng)中傳感器的輸出頻率有限，無法反映系統(tǒng)的采集記錄速度。采用在FPGA內(nèi)部生成不同頻率的模擬圖像，通過本系統(tǒng)進(jìn)行實(shí)時(shí)采集和寫盤，利用上位機(jī)軟件對(duì)圖像進(jìn)行回放，查看有無丟幀和錯(cuò)位現(xiàn)象。實(shí)測(cè)結(jié)果表明，當(dāng)輸出頻率超過50Hz時(shí)，如果只采集不存盤，圖像采集正確，但是選擇同時(shí)存盤時(shí)，開始出現(xiàn)圖像錯(cuò)位和丟幀現(xiàn)象。原因主要有2個(gè)：一個(gè)是當(dāng)頻率大于50Hz時(shí)，數(shù)據(jù)量大于100MB/s,本系統(tǒng)外接的高速緩存，其讀寫速度理論值為133MHz,因?yàn)樽龀蒄IFO接口，是邊寫邊讀，造成傳輸速度減半，可能導(dǎo)致緩存數(shù)據(jù)沒有及時(shí)讀走，造成圖像錯(cuò)位和丟失；另一個(gè)是系統(tǒng)在主機(jī)內(nèi)存中讀和寫是一個(gè)線程，邊讀邊寫數(shù)據(jù)導(dǎo)致速率跟不上。綜上所述，本系統(tǒng)的采集記錄速度可以達(dá)到100MB/s,滿足系統(tǒng)70MB/s的指標(biāo)要求。持續(xù)寫盤陣速度測(cè)試方法為采用專用的硬盤讀寫速度測(cè)試軟件，從主機(jī)內(nèi)存往磁盤陣列寫入不同容量數(shù)據(jù)，對(duì)軟件統(tǒng)計(jì)的速度作平均。實(shí)測(cè)結(jié)果表明，在不同的采集時(shí)間內(nèi)，系統(tǒng)的實(shí)時(shí)存儲(chǔ)速度都能達(dá)到240MB/s以上，滿足系統(tǒng)指標(biāo)120MB/s的要求。另外，系統(tǒng)采用8塊1TB的SATA硬盤，總的記錄容量為8TB,滿足系統(tǒng)記錄容量2TB的指標(biāo)要求。對(duì)于系統(tǒng)的穩(wěn)定性測(cè)試的方法為：在不同工作模式下，多次采集2個(gè)傳感器數(shù)據(jù)，通過校驗(yàn)程序?qū)?shù)據(jù)包頭計(jì)數(shù)器進(jìn)行校驗(yàn)，統(tǒng)計(jì)數(shù)據(jù)的丟失幀數(shù)。從而計(jì)算系統(tǒng)的丟幀率。在系統(tǒng)要求的工作時(shí)間內(nèi)，系統(tǒng)在不同模式下都沒有出現(xiàn)丟幀情況，性能非常穩(wěn)定，既使工作時(shí)間為要求的3倍，本系統(tǒng)的丟幀率只有0.03%,能夠滿足基線測(cè)量系統(tǒng)的要求。

綜上所述，本系統(tǒng)的實(shí)測(cè)性能指標(biāo)均高于基線測(cè)量系統(tǒng)的指標(biāo)要求，能夠?qū)崟r(shí)地對(duì)基線測(cè)量系統(tǒng)輸出數(shù)據(jù)進(jìn)行高速采集和實(shí)時(shí)存儲(chǔ)。為了進(jìn)一步提高系統(tǒng)的性能，可以通過采用性能更高的磁盤陣列控制卡和高速磁盤陣列，如速率更高的SAS接口硬盤，增大外部高速緩存容量，把SDRAM做成乒乓模式提高傳輸速率，對(duì)主機(jī)端控制程序進(jìn)行對(duì)線程優(yōu)化等來實(shí)現(xiàn)提高采集記錄速度。

4結(jié)論

基于FPGA+PCI數(shù)據(jù)采集存儲(chǔ)硬件設(shè)計(jì)，采用了高性能