第2章FPGACPLD結(jié)構(gòu)與應(yīng)用

1

2023/5/6《可編程邏輯器件及EDA技術(shù)》1第一頁，共七十頁。2

2023/5/62.1PLD概述2.2簡單PLD工作原理2.3CPLD結(jié)構(gòu)與工作原理2.4FPGA結(jié)構(gòu)與工作原理2.5FPGA/CPLD測(cè)試技術(shù)2.6FPGA/CPLD產(chǎn)品概述2.7CPLD/FPGA編程與配置《可編程邏輯器件及EDA技術(shù)》2.8基于FPGA/CPLD的EDA開發(fā)流程第2章

FPGA／CPLD結(jié)構(gòu)與應(yīng)用2第二頁，共七十頁。3

2023/5/62.1可編程邏輯器件（PLD）概述

1.按可編程部位分類：PROM—Programmable

ReadOnlyMemory可編程只讀存儲(chǔ)器PLA—ProgrammableLogicArray可編程邏輯陣列PAL—ProgrammableArrayLogic可編程陣列邏輯GAL—GenericArrayLogic通用陣列邏輯輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出……2.1.1簡單PLD器件結(jié)構(gòu)

《可編程邏輯器件及EDA技術(shù)》2.1.2PLD器件分類3第三頁，共七十頁。4

2023/5/6CPLD—

ComplexProgrammableLogicDevice

復(fù)雜可編程邏輯器件FPGA—

FieldProgrammableGateArray現(xiàn)場(chǎng)可編程門陣列2.按按集成度分類：500門以下2.1可編程邏輯器件（PLD）概述《可編程邏輯器件及EDA技術(shù)》4第四頁，共七十頁。

2023/5/62.2簡單PLD原理2.2.1邏輯原件符號(hào)表示

1、邏輯元件符號(hào)表示《可編程邏輯器件及EDA技術(shù)》5第五頁，共七十頁。

2023/5/6《可編程邏輯器件及EDA技術(shù)》2.2簡單PLD原理2.2.1邏輯原件符號(hào)表示

6第六頁，共七十頁。

2023/5/6《可編程邏輯器件及EDA技術(shù)》2.2簡單PLD原理2.2.1邏輯原件符號(hào)表示

7第七頁，共七十頁。

2023/5/6常用符號(hào)《可編程邏輯器件及EDA技術(shù)》2.2簡單PLD原理2.2.1邏輯原件符號(hào)表示

2.2簡單PLD原理2.2.1邏輯原件符號(hào)表示

8第八頁，共七十頁。

2023/5/6《可編程邏輯器件及EDA技術(shù)》2.2簡單PLD原理2.2.1邏輯原件符號(hào)表示

9第九頁，共七十頁。

2023/5/6PLD中或陣列表示《可編程邏輯器件及EDA技術(shù)》2.2簡單PLD原理2.2.1邏輯原件符號(hào)表示

10第十頁，共七十頁。

2023/5/62.2.2PROM結(jié)構(gòu)原理

地址譯碼器：用于完成PROM存儲(chǔ)陣列的行選擇。PROM器件組成：地址譯碼器+

存儲(chǔ)單元陣列

+

輸出緩沖不可編程2.2簡單PLD原理

其邏輯函數(shù)是：右式可看成是邏輯與運(yùn)算，所以可將PROM地址譯碼器看成是一個(gè)與陣列與陣列《可編程邏輯器件及EDA技術(shù)》11第十一頁，共七十頁。

2023/5/6存儲(chǔ)單元陣列：存放數(shù)據(jù)，輸出函數(shù)。F0=Cp-1,0Wp-1+…+C1,0W1+C0,0W0F1=Cp-1,1Wp-1+…+C1,0,1W1+C0,1W0……Fm-1=Cp-1,m-1Wp-1+…+C1,m-1W1+C0,m-1W0其中，Ci,j是系數(shù)，可取0、1?？梢?，PROM可以表示為：固定與陣列和可編程或陣列兩個(gè)陣列。PROM器件組成：地址譯碼器+

存儲(chǔ)單元陣列

+

輸出緩沖左式可看成是邏輯或運(yùn)算，所以可將PROM存儲(chǔ)矩陣看成是一個(gè)或陣列2.2.2PROM結(jié)構(gòu)原理

2.2簡單PLD原理

12第十二頁，共七十頁。

2023/5/6與陣列或陣列兩位輸出《可編程邏輯器件及EDA技術(shù)》兩位地址2.2.2PROM結(jié)構(gòu)原理

2.2簡單PLD原理

13第十三頁，共七十頁。14第十四頁，共七十頁。

2023/5/6問題：與陣列是全譯碼，產(chǎn)生了全部最小項(xiàng)，而在實(shí)際應(yīng)用時(shí)，絕大多數(shù)組合邏輯函數(shù)并不需要所有的最小項(xiàng)。PROM器件組成

《可編程邏輯器件及EDA技術(shù)》2.2.2PROM結(jié)構(gòu)原理

2.2簡單PLD原理

15第十五頁，共七十頁。

2023/5/6使與陣列和或陣列都可編程2.2.3PLA結(jié)構(gòu)原理任何組合邏輯函數(shù)都可以化成與或表達(dá)式。

任何組合函數(shù)都可以采用PLA來實(shí)現(xiàn)。新的問題：PLA的兩個(gè)陣列可編程，導(dǎo)致軟件算法過于復(fù)雜，且器件的運(yùn)行速度下降。使與陣列可編，或陣列固定?！犊删幊踢壿嬈骷癊DA技術(shù)》2.2.2PROM結(jié)構(gòu)原理

2.2簡單PLD原理

16第十六頁，共七十頁。17第十七頁，共七十頁。18第十八頁，共七十頁。

2023/5/62.2.3PAL結(jié)構(gòu)原理0A1A1F0F0A1A1F0F2.2簡單PLD原理

《可編程邏輯器件及EDA技術(shù)》第2章

FPGA／CPLD結(jié)構(gòu)與應(yīng)用19第十九頁，共七十頁。

2023/5/6PAL16V8結(jié)構(gòu)11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I207815034781211151619202324272831允許輸出端再饋入下一個(gè)與陣列。問題：熔絲型，使用不便《可編程邏輯器件及EDA技術(shù)》可以實(shí)現(xiàn)時(shí)序系統(tǒng)。2.2簡單PLD原理

20第二十頁，共七十頁。《可編程邏輯器件及EDA技術(shù)》

2023/5/6第2章可編程邏輯器件OLMC—OutputLogicMacroCell輸出邏輯宏單元邏輯宏單元輸入/輸出口輸入口時(shí)鐘信號(hào)輸入三態(tài)控制可編程與陣列固定或陣列GAL16V82.2.5

GAL結(jié)構(gòu)原理21第二十一頁，共七十頁。(1)寄存器模式寄存器輸出結(jié)構(gòu)：異或門輸出經(jīng)D觸發(fā)器至三態(tài)門，觸發(fā)器的時(shí)鐘端CLK連公共引腳，三態(tài)門的使能端連公共OE引腳，信號(hào)反饋來自觸發(fā)器。寄存器模式組合雙向輸出結(jié)構(gòu)：輸出三態(tài)門受控，輸出反饋至本單元，組合輸出無觸發(fā)器。輸出邏輯宏單元OLMC有三種輸出模式。寄存器輸出結(jié)構(gòu)寄存器模式組合雙向輸出結(jié)構(gòu)有兩種輸出結(jié)構(gòu)《可編程邏輯器件及EDA技術(shù)》2.2.5

GAL結(jié)構(gòu)原理22第二十二頁，共七十頁。

(2)復(fù)合模式輸出邏輯宏單元OLMC有三種輸出模式。有兩種輸出結(jié)構(gòu)組合輸出結(jié)構(gòu)組合輸出雙向口結(jié)構(gòu)組合輸出雙向口結(jié)構(gòu)：大致與寄存器模式下組合輸出雙向結(jié)構(gòu)相同，區(qū)別是引腳CLK、OE在寄存器模式下為專用引腳，不可它用。組合輸出結(jié)構(gòu)：無反饋，其他組合輸出雙向口結(jié)構(gòu)。《可編程邏輯器件及EDA技術(shù)》2.2.5

GAL結(jié)構(gòu)原理23第二十三頁，共七十頁?！犊删幊踢壿嬈骷癊DA技術(shù)》反饋輸入結(jié)構(gòu)：輸出三態(tài)門被禁止，該單元的“與-或”陣列無輸出功能，但可作為相鄰單元的信號(hào)反饋輸入端。輸出反饋結(jié)構(gòu)：輸出三態(tài)門被恒定打開，該單元的“與-或”陣列具有輸出功能，也具有反饋結(jié)構(gòu)。輸出結(jié)構(gòu)：其輸出反饋結(jié)構(gòu)類同，但單元的反饋無效。

(3)簡單模式輸出邏輯宏單元OLMC有三種輸出模式。有三種輸出結(jié)構(gòu)2.2.5

GAL結(jié)構(gòu)原理24第二十四頁，共七十頁。

2023/5/62.3CPLD結(jié)構(gòu)與工作原理CPLD結(jié)構(gòu)CPLD中一般包含三個(gè)主要部分：★邏輯陣列塊--LAB

★可編程連線陣列—PIA★I/O控制塊MAX3000A的結(jié)構(gòu)2.3.1邏輯陣列塊（LAB）每個(gè)LAB由16個(gè)宏單元陣列組成，多個(gè)LAB通過可編程連線陣列（PIA）和全局總線連接在一起，全局總線由所有的專用輸入、I/O引腳和宏單元饋給信號(hào)?！犊删幊踢壿嬈骷癊DA技術(shù)》25第二十五頁，共七十頁。宏單元可以被單獨(dú)配置為時(shí)序邏輯和組合邏輯工作方式。邏輯陣列

宏單元由三個(gè)功能模塊組成：乘積項(xiàng)選擇矩陣

可編程寄存器《可編程邏輯器件及EDA技術(shù)》2.3CPLD結(jié)構(gòu)與工作原理26第二十六頁，共七十頁。可配置寄存器編程單元

2023/5/6PRNCLRNENA邏輯陣列全局清零共享邏輯擴(kuò)展項(xiàng)清零時(shí)鐘清零選擇寄存器旁路并行擴(kuò)展項(xiàng)通往I/O模塊通往PIA乘積項(xiàng)選擇矩陣來自I/O引腳全局時(shí)鐘QDEN來自PIA的36個(gè)信號(hào)快速輸入選擇2MAX3000A的宏單元結(jié)構(gòu)2.3CPLD結(jié)構(gòu)與工作原理時(shí)鐘/使能選擇27第二十七頁，共七十頁。2.3.2

可編程連線陣列（PIA）PIA把器件中任一信號(hào)源連接到其目的地，所有MAX3000A的專用輸入、I/O引腳和宏單元輸出均饋送到PIA，PIA可把這些信號(hào)送到器件內(nèi)的各個(gè)地方，完成特定任務(wù)。

圖示了PIA的信號(hào)是如何布線到LAB的。《可編程邏輯器件及EDA技術(shù)》2.3CPLD結(jié)構(gòu)與工作原理編程單元28第二十八頁，共七十頁。2.3.3I/O控制塊輸入／輸出控制單元是內(nèi)部信號(hào)到I/O引腳的接口部分，可控制I/O引腳單獨(dú)地配置為輸入、輸出或雙向工作方式。圖示，所有I/O引腳都有一個(gè)三態(tài)緩沖器。當(dāng)三態(tài)緩沖器的控制端接到地時(shí)，其輸出為高阻態(tài)，此時(shí)I/O引腳可作專用輸入引腳，當(dāng)接高電平時(shí)，輸出使能有效?！犊删幊踢壿嬈骷癊DA技術(shù)》2.3CPLD結(jié)構(gòu)與工作原理數(shù)據(jù)選擇器選擇一路作為控制使能信號(hào)。MAX3000A系列器件的I/O控制塊29第二十九頁，共七十頁。2.4FPGA結(jié)構(gòu)與工作原理2.4.1FPGA分類

從邏輯功能塊結(jié)構(gòu)上分類，可分為：

大部分FPGA采用基于SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)的查找表邏輯形成結(jié)構(gòu)。查找表—LookUpTable（LUT），是可編程最小邏輯單元。

二

查找表單元結(jié)構(gòu)一個(gè)N輸入的LUT可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功能?！犊删幊踢壿嬈骷癊DA技術(shù)》查找表結(jié)構(gòu)多路開關(guān)結(jié)構(gòu)多級(jí)與非門結(jié)構(gòu)

30第三十頁，共七十頁。2.4.2

查找表單元結(jié)構(gòu)四輸入16×1RAM《可編程邏輯器件及EDA技術(shù)》2.4FPGA結(jié)構(gòu)與工作原理一個(gè)四輸入的LUT可以實(shí)現(xiàn)四個(gè)輸入變量的任意邏輯函數(shù)。31第三十一頁，共七十頁。2.4.3CycloneIII系列器件的結(jié)構(gòu)與原理

2.4FPGA結(jié)構(gòu)與工作原理IE是CycloneIIIFPGA器件的最基本的可編程單元32第三十二頁，共七十頁。2.4FPGA結(jié)構(gòu)與工作原理2.4.3CycloneIII系列器件的結(jié)構(gòu)與原理

33第三十三頁，共七十頁。2.4FPGA結(jié)構(gòu)與工作原理2.4.3CycloneIII系列器件的結(jié)構(gòu)與原理

34第三十四頁，共七十頁。2.4FPGA結(jié)構(gòu)與工作原理2.4.3CycloneIII系列器件的結(jié)構(gòu)與原理

35第三十五頁，共七十頁。2.4FPGA結(jié)構(gòu)與工作原理2.4.3CycloneIII系列器件的結(jié)構(gòu)與原理

36第三十六頁，共七十頁。2.4FPGA結(jié)構(gòu)與工作原理2.4.3CycloneIII系列器件的結(jié)構(gòu)與原理

37第三十七頁，共七十頁。2.4FPGA結(jié)構(gòu)與工作原理2.4.3CycloneIII系列器件的結(jié)構(gòu)與原理

38第三十八頁，共七十頁。2.4FPGA結(jié)構(gòu)與工作原理2.4.3CycloneIII系列器件的結(jié)構(gòu)與原理

39第三十九頁，共七十頁。2.5

硬件測(cè)試2.5.1內(nèi)部邏輯測(cè)試

2.5.2JTAG邊界掃描測(cè)試JTAG—JointTestActionGroup聯(lián)合測(cè)試行動(dòng)組。測(cè)試引線間隔致密的電路板上集成電路芯片的能力。

大多數(shù)CPLD/FPGA廠家的器件遵守IEEE規(guī)范，并為輸入引腳和輸出引腳以及專用引腳提供了邊界掃描測(cè)試(BoardScanTest，BST)的能力。40第四十頁，共七十頁。2.5

硬件測(cè)試2.5.2JTAG邊界掃描測(cè)試

41第四十一頁，共七十頁。2.5

硬件測(cè)試2.5.2JTAG邊界掃描測(cè)試

在芯片內(nèi)部核心邏輯電路與I/O腳間都增加了寄存器電路，通過將這些I/O上的寄存器連接起來，可以將測(cè)試數(shù)據(jù)串行輸入到被測(cè)單元，并從相應(yīng)端口串行讀出。測(cè)試關(guān)鍵邏輯?？梢詫?shí)現(xiàn)三方面測(cè)試1芯片級(jí)測(cè)試；2板級(jí)測(cè)試；3系統(tǒng)級(jí)測(cè)試。42第四十二頁，共七十頁。2.5

硬件測(cè)試2.5.2JTAG邊界掃描測(cè)試

涉及的端口：TCLK、TMS、TDI、TDO、TRST43第四十三頁，共七十頁。

★TRSE（測(cè)試復(fù)位端口）2端口說明

★TMS（TestModeSelect,測(cè)試模式選擇端口）

★TDI（TestDataIn,測(cè)試數(shù)據(jù)輸入端口）

★TDO（TestDataOut,測(cè)試數(shù)據(jù)輸出端口）

當(dāng)器件工作在JTAGBST模式時(shí)，使用四個(gè)I/O引腳和一個(gè)可選引腳TRST作為JTAG引腳。

★TCLK（TestClock,測(cè)試時(shí)鐘端口）44第四十四頁，共七十頁。2端口說明

TDI：串行方式輸入數(shù)據(jù)。一種是指令數(shù)據(jù)，送入指令寄存器，另一種是測(cè)試數(shù)據(jù)，輸入到相應(yīng)的邊界掃描寄存器中。

TDO：以串行方式輸出的數(shù)據(jù)有兩種。

一種是從指令寄存器移出來的指令，另一種是從邊界掃描寄存器中移位出來的數(shù)據(jù)。

45第四十五頁，共七十頁。2端口說明

TCLK：邊界掃描測(cè)試時(shí)鐘是獨(dú)立的，與核心邏輯時(shí)鐘無關(guān)，但可以復(fù)用。TMS：在測(cè)試過程中，TMS控制測(cè)試電路于數(shù)據(jù)捕獲、移位、暫停等不同工作模式。該信號(hào)在測(cè)試時(shí)鐘上升沿被采集數(shù)據(jù)，在非測(cè)試狀態(tài)下是高電平。46第四十六頁，共七十頁。3TAP控制器

TAP控制器的作用是將串行輸入的TMS信號(hào)進(jìn)行譯碼，使邊界掃描系統(tǒng)進(jìn)入相應(yīng)的測(cè)試模式，并產(chǎn)生所需的各控制信號(hào)。

4寄存器組

JTAGBST需要的寄存器：指令寄存器—用來決定進(jìn)行哪種測(cè)試或訪問數(shù)據(jù)寄存器操作。旁路寄存器—1位寄存器，提供TDI和TDO的最小通道。

標(biāo)志寄存器—其內(nèi)容有關(guān)該器件的版本號(hào)、型號(hào)、制造產(chǎn)商。邊界掃描寄存器—由器件引腳上的所有邊界掃描單元構(gòu)成。47第四十七頁，共七十頁。第2章可編程邏輯器件2.5.2邊界掃描測(cè)試標(biāo)準(zhǔn)IEEE1149.12.5FPGA/CPLD測(cè)試5端口上JTAGBST與器件的關(guān)聯(lián)結(jié)構(gòu)

JTAGBST與器件I/O引腳關(guān)聯(lián)電路是：3位字寬的邊界掃描單元。

每個(gè)邊界掃描單元包括一套捕獲寄存器和一套更新寄存器。

48第四十八頁，共七十頁。5.JTAGBST系統(tǒng)與FPGA關(guān)聯(lián)結(jié)構(gòu)2.5.2邊界掃描測(cè)試標(biāo)準(zhǔn)IEEE1149.12.5FPGA/CPLD測(cè)試第2章可編程邏輯器件49第四十九頁，共七十頁。5.JTAGBST系統(tǒng)與FPGA關(guān)聯(lián)結(jié)構(gòu)2.5.2邊界掃描測(cè)試標(biāo)準(zhǔn)IEEE1149.12.5FPGA/CPLD測(cè)試第2章可編程邏輯器件進(jìn)入邊界測(cè)試狀態(tài)時(shí)50第五十頁，共七十頁。選擇命令模式時(shí)序

★TCK（TestClock,測(cè)試時(shí)鐘端口）

★TMS（TestModeSelect,測(cè)試模式選擇端口）

★TDI（TestDataIn,測(cè)試數(shù)據(jù)輸入端口）

★TDO（TestDataOut,測(cè)試數(shù)據(jù)輸出端口）上電后，TAP處于復(fù)位狀態(tài)，BST電路無效從TMS加數(shù)據(jù)，使TAP進(jìn)入相應(yīng)狀態(tài)51第五十一頁，共七十頁。選擇命令模式時(shí)序TMS端加數(shù)據(jù)移出IR初始化數(shù)據(jù)保持低電平，TAP狀態(tài)不變01100TMS端為高電平52第五十二頁，共七十頁。2.6FPGA/CPLD產(chǎn)品概述2.6.1Lattice公司CPLD器件主要系列ispLSI器件系列ispLSI1000E系列ispLSI2000E/2000VL/200VE系列ispLSI5000V系列ispLSI8000/8000V系列第2章可編程邏輯器件2.ACEX系列FPGA3.FLEX系列FPGA4.MAX系列CPLD2.6.2

Altera公司FPGA和CPLD器件主要系列1.Stratix系列FPGA2.6.3

Xilinx公司的FPGA和CPLD器件系列1.Virtex-4系列FPGA2.SpartanⅡ器件系列3.XC9500系列CPLD53第五十三頁，共七十頁。2.7CPLD和FPGA的編程與配置第2章可編程邏輯器件（1）基于電可擦除存儲(chǔ)單元的EEPROM或Flash技術(shù)。（2）基于SRAM查找表的編程單元。（3）基于一次性可編程反熔絲編程單元。

目前常見的大規(guī)模可編程邏輯器件的編程工藝有三種：

CPLD中采用電可擦除存儲(chǔ)單元，一旦被編程，掉電后可以保存。FPGA中采用SRAM查找表的編程單元，編程信息保存在SRAM中，掉電后編程信息立即丟失，下次上電要重新載入編程信息。又稱為重新配置--ICR。

同時(shí)在不改變電路連接關(guān)系情況下，可以對(duì)CPLD內(nèi)部改寫，又稱為在系統(tǒng)可編程--ISP。54第五十四頁，共七十頁。2.7CPLD和FPGA的編程與配置第2章可編程邏輯器件2.7.1FPGA配置方式SRAM的易失性，每次上電時(shí)，數(shù)據(jù)都必須重新配置。FPGA器件主要有兩種配置模式：主動(dòng)配置和被動(dòng)配置主動(dòng)配置被動(dòng)配置AS—ActiveSerial主動(dòng)串行模式，使用串行配置器件配置。PS—PassiveSerial被動(dòng)串行模式，使用普通配置器件配置。PPS—PassiveParallelSynchronous被動(dòng)并行同步模式。PPA—PassiveParallelAsynchronous被動(dòng)并行異步模式。PSA—PassiveSerialAsynchronous被動(dòng)串行異步模式。JTGA模式。使用下載電纜通過JTGA口配置。55第五十五頁，共七十頁。JTAG配置端口FPGAPS配置端口PC機(jī)配置適配電路配置器件或配置電路AS配置端口專用FLASH配置器件2.7CPLD和FPGA的編程與配置第2章可編程邏輯器件2.7.1FPGA配置方式56第五十六頁，共七十頁。此接口既可作編程下載口，也可作JTAG接口ALTERA的ByteBlaster（MV）下載接口2.7CPLD和FPGA的編程與配置第2章可編程邏輯器件57第五十七頁，共七十頁。ALTERA的ByteBlaster（MV）下載接口2.7CPLD和FPGA的編程與配置第2章可編程邏輯器件58第五十八頁，共七十頁。2.7CPLD和FPGA的編程與配置第2章可編程邏輯器件2.7.2使用PC并行口配置FPGAFPGA可使用多種配置模式，這些模式通過FPGA上的模式選擇引腳：MSEL0、MSEL1上設(shè)定的電平來決定。參見課本P.6359第五十九頁，共七十頁。2.7CPLD和FPGA的編程與配置第2章可編程邏輯器件2.7.2使用PC并行口配置FPGAFPGA器件配置連線圖

作為PS配置模式，配置模式控制信號(hào)腳MSEL1