計(jì)數(shù)時(shí)鐘的設(shè)計(jì)

計(jì)數(shù)時(shí)鐘的設(shè)計(jì)第1頁，共60頁，2023年，2月20日，星期四2《EDA技術(shù)》Electronic

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主要內(nèi)容：一、項(xiàng)目前知識(shí)二、項(xiàng)目任務(wù)三、項(xiàng)目目標(biāo)四、實(shí)施步驟五、相關(guān)知識(shí)第2頁，共60頁，2023年，2月20日，星期四4

《EDA技術(shù)》

時(shí)序邏輯在數(shù)字電路設(shè)計(jì)中占著重要的地位，其中計(jì)數(shù)器的使用頻率非常高，因此需要掌握各種功能（下面舉例14種功能）的計(jì)數(shù)器的設(shè)計(jì)方法。一、項(xiàng)目前知識(shí)：計(jì)數(shù)器設(shè)計(jì)Electronic

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第3頁，共60頁，2023年，2月20日，星期四4

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（1）帶使能端的計(jì)數(shù)器：第4頁，共60頁，2023年，2月20日，星期四4

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（2）帶同步置位的計(jì)數(shù)器：第5頁，共60頁，2023年，2月20日，星期四4

《EDA技術(shù)》

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（3）帶同步復(fù)位的計(jì)數(shù)器：第6頁，共60頁，2023年，2月20日，星期四4

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（4）向上/向下計(jì)數(shù)器：第7頁，共60頁，2023年，2月20日，星期四4

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（5）同步置位和使能的計(jì)數(shù)器：第8頁，共60頁，2023年，2月20日，星期四4

《EDA技術(shù)》

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（6）帶使能端的向上/向下計(jì)數(shù)器：第9頁，共60頁，2023年，2月20日，星期四4

《EDA技術(shù)》

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（7）同步復(fù)位和使能的計(jì)數(shù)器：第10頁，共60頁，2023年，2月20日，星期四4

《EDA技術(shù)》

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（8）同步復(fù)位和置位的計(jì)數(shù)器：第11頁，共60頁，2023年，2月20日，星期四4

《EDA技術(shù)》

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（9）同步置位向上/向下的計(jì)數(shù)器：第12頁，共60頁，2023年，2月20日，星期四4

《EDA技術(shù)》

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（10）同步置位、使能、向上/向下的計(jì)數(shù)器：第13頁，共60頁，2023年，2月20日，星期四4

《EDA技術(shù)》

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（11）同步復(fù)位、置位、使能的計(jì)數(shù)器：第14頁，共60頁，2023年，2月20日，星期四4

《EDA技術(shù)》

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（12）同步復(fù)位、向上/向下的計(jì)數(shù)器：第15頁，共60頁，2023年，2月20日，星期四4

《EDA技術(shù)》

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（13）同步復(fù)位、使能、向上/向下的計(jì)數(shù)器：第16頁，共60頁，2023年，2月20日，星期四4

《EDA技術(shù)》

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（14）模為200的向上計(jì)數(shù)器：第17頁，共60頁，2023年，2月20日，星期四4

《EDA技術(shù)》

要求：對(duì)每一種不同功能組合的計(jì)數(shù)器都進(jìn)行功能和時(shí)間上的仿真，如果結(jié)果正確，請(qǐng)加上靜態(tài)共陽數(shù)碼顯示電路，并且在試驗(yàn)箱上驗(yàn)證計(jì)數(shù)結(jié)果。

一、項(xiàng)目前知識(shí)：計(jì)數(shù)器設(shè)計(jì)Electronic

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第18頁，共60頁，2023年，2月20日，星期四2《EDA技術(shù)》Electronic

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主要內(nèi)容：一、項(xiàng)目前知識(shí)二、項(xiàng)目任務(wù)三、項(xiàng)目目標(biāo)四、實(shí)施步驟五、相關(guān)知識(shí)第19頁，共60頁，2023年，2月20日，星期四4

《EDA技術(shù)》

計(jì)數(shù)時(shí)鐘由模60秒的計(jì)數(shù)器、模60分的計(jì)數(shù)器、模24小時(shí)的計(jì)數(shù)器、報(bào)警模塊、分鐘/小時(shí)設(shè)定模塊、輸出顯示模塊構(gòu)成。秒鐘計(jì)數(shù)模塊的進(jìn)位輸出是分鐘計(jì)數(shù)模塊的進(jìn)位輸入，分鐘計(jì)數(shù)模塊的進(jìn)位輸出為小時(shí)計(jì)數(shù)模塊的進(jìn)位輸入。其中秒鐘模塊應(yīng)設(shè)有分鐘的調(diào)節(jié)端口，分鐘模塊應(yīng)設(shè)有小時(shí)的調(diào)節(jié)端口。輸出顯示模塊使用動(dòng)態(tài)共陰數(shù)碼管顯示電路，報(bào)警設(shè)置為整點(diǎn)報(bào)時(shí)，每次報(bào)時(shí)15秒。二、項(xiàng)目任務(wù)Electronic

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第20頁，共60頁，2023年，2月20日，星期四2《EDA技術(shù)》Electronic

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主要內(nèi)容：一、項(xiàng)目前知識(shí)二、項(xiàng)目任務(wù)三、項(xiàng)目目標(biāo)四、實(shí)施步驟五、相關(guān)知識(shí)第21頁，共60頁，2023年，2月20日，星期四5

通過本項(xiàng)目，利用VHDL語言完成基于FPGA實(shí)現(xiàn)的動(dòng)態(tài)共陰極數(shù)碼管顯示的計(jì)數(shù)時(shí)鐘的設(shè)計(jì)，并下載到FPGA中進(jìn)行驗(yàn)證，

達(dá)到以下要求：1、

掌握動(dòng)態(tài)數(shù)碼管顯示電路的設(shè)計(jì)

2、

掌握VHDL編程語言

3、

熟悉各種功能計(jì)數(shù)器的設(shè)計(jì)

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三、項(xiàng)目目標(biāo)第22頁，共60頁，2023年，2月20日，星期四2《EDA技術(shù)》Electronic

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主要內(nèi)容：一、項(xiàng)目前知識(shí)二、項(xiàng)目任務(wù)三、項(xiàng)目目標(biāo)四、實(shí)施步驟五、相關(guān)知識(shí)第23頁，共60頁，2023年，2月20日，星期四6

1、準(zhǔn)備工作：（1）了解并分析設(shè)計(jì)要求

（2）整體分析設(shè)計(jì)后進(jìn)行模塊化設(shè)計(jì)，先分別進(jìn)行單元功能設(shè)計(jì)并仿真，最后再進(jìn)行連調(diào)并仿真。Electronic

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三、實(shí)施步驟第24頁，共60頁，2023年，2月20日，星期四7

2．設(shè)計(jì)框圖

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時(shí)鐘clk1輸入秒計(jì)數(shù)分鐘計(jì)數(shù)小時(shí)計(jì)數(shù)動(dòng)態(tài)數(shù)碼管顯示驅(qū)動(dòng)動(dòng)態(tài)共陰數(shù)碼管顯示報(bào)警輸出時(shí)鐘clk2第25頁，共60頁，2023年，2月20日，星期四7

3．原理設(shè)計(jì)框圖

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第26頁，共60頁，2023年，2月20日，星期四7

4．實(shí)驗(yàn)電路連線

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本例使用位于試驗(yàn)箱EDAPRO/240H上的”動(dòng)態(tài)鍵盤顯示模塊“中的6個(gè)8段數(shù)碼管DS1A~DS6A實(shí)現(xiàn)顯示。 數(shù)碼管段碼A，B，C，D，E，F(xiàn)，G分別為獨(dú)立擴(kuò)展下載板上第86腳（和”KPL_AH”的A連接）、87腳（和”KPL_AH”的B連接）、88腳（和”KPL_AH”的C連接）

、89腳（和”KPL_AH”的D連接）、90腳（和”KPL_AH”的E連接）、92腳（和”KPL_AH”的F連接）、93腳（和”KPL_AH”的G連接）。

SS0,SS1,SS2是數(shù)碼管的位選掃描信號(hào)，分別為獨(dú)立擴(kuò)展下載板上第68腳（和“DS1_8A（T）”的SS0連接），69腳（和“DS1_8A（T）”的SS1連接），70腳（和“DS1_8A（T）”的SS2連接）。 第27頁，共60頁，2023年，2月20日，星期四7

4．實(shí)驗(yàn)電路連線

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RESET為獨(dú)立擴(kuò)展下載板上的第71腳，接”F1_12（T）”的“F9~F12”任意插孔。HOURSET為獨(dú)立擴(kuò)展下載板上的第73腳，接”F1_12（T）”的“F9~F12”任意插孔。MINSET為獨(dú)立擴(kuò)展下載板上的第74腳，接”F1_12（T）”的“F9~F12”任意插孔。CLK為獨(dú)立擴(kuò)展下載板上的第79腳，接“FRQ（21）”插孔，即1Hz。CLKDSP為獨(dú)立擴(kuò)展下載板上的第183腳，接“FRQ（11）”插孔，即1024HzSPEAK為獨(dú)立擴(kuò)展下載板上的第38腳，內(nèi)部已經(jīng)鎖定，無需外部連線。操作：計(jì)數(shù)時(shí)鐘從0秒開始計(jì)數(shù)，計(jì)滿60分鐘蜂鳴器鳴叫15秒。小時(shí)、分鐘的設(shè)置是通過對(duì)應(yīng)的按鍵設(shè)置，每按下鍵一次，小時(shí)或分鐘向上加1分鐘或1小時(shí)。第28頁，共60頁，2023年，2月20日，星期四7

5．實(shí)驗(yàn)管腳分配

《EDA技術(shù)》

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第29頁，共60頁，2023年，2月20日，星期四7

6．實(shí)驗(yàn)波形仿真結(jié)果

《EDA技術(shù)》

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（1）秒/分計(jì)數(shù)器模塊仿真結(jié)果：第30頁，共60頁，2023年，2月20日，星期四7

6．實(shí)驗(yàn)波形仿真結(jié)果

《EDA技術(shù)》

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（2）小時(shí)計(jì)數(shù)器模塊仿真結(jié)果：第31頁，共60頁，2023年，2月20日，星期四7

6．實(shí)驗(yàn)波形仿真結(jié)果

《EDA技術(shù)》

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（3）數(shù)碼管顯示驅(qū)動(dòng)模塊仿真結(jié)果：第32頁，共60頁，2023年，2月20日，星期四7

6．實(shí)驗(yàn)波形仿真結(jié)果

《EDA技術(shù)》

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（4）報(bào)警器模塊仿真結(jié)果：第33頁，共60頁，2023年，2月20日，星期四7

6．實(shí)驗(yàn)波形仿真結(jié)果

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仿真波形看出：選擇SS輸出與data[3..0]數(shù)據(jù)輸出完全同步，每次clk上升沿有效，秒鐘加1秒，且MINSET有效，分鐘加1分。（5）模塊連調(diào)最終仿真結(jié)果：H0:00M0:00S0:01H1:00M1:01S1:01H2:00M2:01S2:02第34頁，共60頁，2023年，2月20日，星期四7

7．硬件驗(yàn)證實(shí)驗(yàn)結(jié)果

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功能仿真和時(shí)序仿真結(jié)果符合預(yù)期，最后上試驗(yàn)箱驗(yàn)證設(shè)計(jì)結(jié)果。第35頁，共60頁，2023年，2月20日，星期四2《EDA技術(shù)》Electronic

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主要內(nèi)容：一、項(xiàng)目任務(wù)二、項(xiàng)目目標(biāo)三、實(shí)施步驟四、相關(guān)知識(shí)五、評(píng)價(jià)與總結(jié)第36頁，共60頁，2023年，2月20日，星期四四川郵電職業(yè)技術(shù)學(xué)院四.相關(guān)知識(shí)1、并發(fā)語句（補(bǔ)充）2、VHDL的信號(hào)驅(qū)動(dòng)和延遲第37頁，共60頁，2023年，2月20日，星期四56

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1、VHDL的并發(fā)語句（1）塊語句（Block)

塊語句的并行工作方式更為明顯。塊語句本身是并行語句結(jié)構(gòu)，而且它的內(nèi)部也都是由并行語句構(gòu)成的，包括進(jìn)程與其它的并行語句。相比塊語句本身并沒有獨(dú)特的功能，它只是一種并行語句的組合方式，利用它可以將程序編排得更加清晰、更有層次，因此對(duì)于一組并行語句，是否將它們納入塊語句中，都不會(huì)影響原來的電路功能。 在多層嵌套的塊結(jié)構(gòu)中，內(nèi)層塊的所有定義值對(duì)外層塊都是不可見的，而對(duì)其內(nèi)層塊都是可見的。因此，如果在內(nèi)層的塊結(jié)構(gòu)中定義了一個(gè)與外層塊同名的數(shù)據(jù)對(duì)象，那么內(nèi)層的數(shù)據(jù)對(duì)象將與外層的同名數(shù)據(jù)對(duì)象互不干擾。第38頁，共60頁，2023年，2月20日，星期四56

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《EDA技術(shù)》

1、VHDL的并發(fā)語句【例1】含有三重嵌套的塊語句......b1:BLOCK --定義塊b1SIGNALs:BIT; --在b1塊中定義sBEGIN s<=aANDb;--向b1中的s賦值

b2:BLOCK --定義塊b2套于b1塊中

SIGNALs:BIT;--定義b2塊中的信號(hào)s BEGIN s<=cANDd; --向b2中的s賦值

b3:BLOCK BEGIN z<=s; --此s來自b2塊

ENDBLOCKb3; ENDBLOCKb2; y<=s; --此s來自b1塊ENDBLOCKb1;第39頁，共60頁，2023年，2月20日，星期四56

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《EDA技術(shù)》

1、VHDL的并發(fā)語句【例2】第40頁，共60頁，2023年，2月20日，星期四56

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《EDA技術(shù)》

1、VHDL的并發(fā)語句【例3】第41頁，共60頁，2023年，2月20日，星期四56

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《EDA技術(shù)》

1、VHDL的并發(fā)語句

例3要特別注意信號(hào)定義的區(qū)域，在結(jié)構(gòu)體與塊中定義的信號(hào)的透明性是不同的。其中so2只能在塊內(nèi)使用，塊外的結(jié)構(gòu)體中是不可見的，而信號(hào)so1、co1、co2在結(jié)構(gòu)體中的任何塊中都是可見的。由此例綜合所得到的電路圖可以看出，塊的設(shè)置和應(yīng)用并不象例化語句那樣會(huì)產(chǎn)生低層次的元件模塊電路結(jié)構(gòu)。第42頁，共60頁，2023年，2月20日，星期四56

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《EDA技術(shù)》

1、VHDL的并發(fā)語句（2）并行過程調(diào)用語句并發(fā)過程調(diào)用語句是一個(gè)完整的語句，在它的前面可以加標(biāo)號(hào)；并發(fā)過程調(diào)用語句應(yīng)帶有IN,OUT或者INOUT的參數(shù)，它們應(yīng)列于過程名后跟的括號(hào)內(nèi)；并發(fā)過程調(diào)用可以有多個(gè)返回值，但這些返回值必須通過過程中所定義的輸出參數(shù)帶回。 并行過程調(diào)用語句的語句調(diào)用格式與順序過程調(diào)用語句是相同的，即

過程名（關(guān)聯(lián)參量名）；第43頁，共60頁，2023年，2月20日，星期四56

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《EDA技術(shù)》

1、VHDL的并發(fā)語句（2）并行過程調(diào)用語句 并行過程的調(diào)用，常用于獲得被調(diào)用過程的多個(gè)并行工作的復(fù)制電路。例如要同時(shí)檢測出一系列有不同位寬的位矢信號(hào)，每一位矢信號(hào)中的位只能有一個(gè)位是1，而其余的位都是0，否則報(bào)告出錯(cuò)。完成這一功能的一種辦法是先設(shè)計(jì)一個(gè)具有這種對(duì)位矢信號(hào)檢測功能的過程，然后對(duì)不同位寬的信號(hào)并行調(diào)用這一過程。PROCEDUREcheck(SIGNALa:INSTD_LOGIC_VECTOR;--在調(diào)用時(shí)SIGNALerror:OUTBOOLEAN)IS--再定位寬VARIABLEfound_one:BOOLEAN:=FALSE;--設(shè)初始值BEGINFORiINa'RANGELOOP--對(duì)位矢量a的所有的位元素進(jìn)行循環(huán)檢測IFa(i)='1'THEN--發(fā)現(xiàn)a中有'1'IFfound_oneTHEN--若found_one為TRUE則表明發(fā)現(xiàn)了一個(gè)以上的'1'ERROR<=TRUE;--發(fā)現(xiàn)了一個(gè)以上的'1'令found_one為TRUE第44頁，共60頁，2023年，2月20日，星期四56

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《EDA技術(shù)》

1、VHDL的并發(fā)語句（2）并行過程調(diào)用語句 并行過程的調(diào)用，常用于獲得被調(diào)用過程的多個(gè)并行工作的復(fù)制電路。例如要同時(shí)檢測出一系列有不同位寬的位矢信號(hào)，每一位矢信號(hào)中的位只能有一個(gè)位是1，而其余的位都是0，否則報(bào)告出錯(cuò)。完成這一功能的一種辦法是先設(shè)計(jì)一個(gè)具有這種對(duì)位矢信號(hào)檢測功能的過程，然后對(duì)不同位寬的信號(hào)并行調(diào)用這一過程。PROCEDUREcheck(SIGNALa:INSTD_LOGIC_VECTOR; --在調(diào)用時(shí)再定位寬

SIGNALerror:OUTBOOLEAN)IS VARIABLEfound_one:BOOLEAN:=FALSE; --設(shè)初始值BEGIN FORiINa'RANGELOOP --對(duì)位矢量a的所有的位元素進(jìn)行循環(huán)檢測

IFa(i)='1'THEN --發(fā)現(xiàn)a中有'1' IFfound_oneTHEN --若found_one為TRUE則表明發(fā)現(xiàn)了一個(gè)以上的'1' ERROR<=TRUE; --發(fā)現(xiàn)了一個(gè)以上的'1'令found_one為TRUE第45頁，共60頁，2023年，2月20日，星期四56

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《EDA技術(shù)》

1、VHDL的并發(fā)語句

RETURN; --結(jié)束過程

ENDIF; Found_one:=TRUE; --在a中已發(fā)現(xiàn)了一個(gè)'1' EndIF; EndLOOP; --再測a中的其它位

error<=NOTfound_one; --如果沒有任何'1'被發(fā)現(xiàn)error將被置TRUEENDPROCEDUREcheck調(diào)用過程如下： CHBLK：BLOCK SIGNALs1:STD_LOGIC_VECTOR(0TO0);--過程調(diào)用前設(shè)定位矢尺寸

SIGNALs2:STD_LOGIC_VECTOR(0TO1); SIGNALs3:STD_LOGIC_VECTOR(0TO2); SIGNALs4:STD_LOGIC_VECTOR(0TO3); SIGNALe1,e2,e3,e4:Boolean; BEGIN Check(s1,e1); --并行過程調(diào)用關(guān)聯(lián)參數(shù)名為s1，e1 Check(s2,e2); --并行過程調(diào)用關(guān)聯(lián)參數(shù)名為s2，e2 Check(s3,e3); --并行過程調(diào)用關(guān)聯(lián)參數(shù)名為s3，e3 Check(s4,e4); --并行過程調(diào)用關(guān)聯(lián)參數(shù)名為s4，e4 ENDBLOCK;第46頁，共60頁，2023年，2月20日，星期四56

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《EDA技術(shù)》

1、VHDL的并發(fā)語句（3）類屬映射語句 類屬映射語句可用于設(shè)計(jì)從外部端口改變?cè)?nèi)部參數(shù)或結(jié)構(gòu)規(guī)模的元件，或稱類屬元件。這些元件在例化中特別方便，在改變電路結(jié)構(gòu)或元件升級(jí)方面顯得尤為便捷。其語句格式如下：

GENERICmap類屬表 類屬映射語句與端口映射語句PORTMAP()語句具有相似的功能和使用方法。它描述相應(yīng)元件類屬參數(shù)間的銜接和傳送方式，它的類屬參數(shù)銜接（連接）方法同樣有名字關(guān)聯(lián)方式和位置關(guān)聯(lián)方式。 例1給出了PORTMAP()和GENERIC又一使用示例。程序描述了一個(gè)類屬元件，是一個(gè)未定義位寬的加法器addern，而在設(shè)計(jì)實(shí)體adders中描述了一種加法運(yùn)算，其算法如圖所示。設(shè)計(jì)中需要對(duì)addern進(jìn)行例化，利用類屬映射語句將addern定義為16位位寬的加法器U1，而U2中將addern定義為8位位寬的加法器，然后將這兩個(gè)元件按名字關(guān)聯(lián)的方式進(jìn)行連接，最后獲得電路圖。第47頁，共60頁，2023年，2月20日，星期四56

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《EDA技術(shù)》

1、VHDL的并發(fā)語句【例1】LIBRARYIEEE;--待例化元件USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_arith.ALL;USEIEEE.STD_LOGIC_unsigned.ALL;ENTITYaddernISPORT(a,b:INSTD_LOGIC_VECTOR;result:outSTD_LOGIC_VECTOR);ENDaddern;ARCHITECTUREbehaveOFaddernISBEGINresult<=a+b;END;第48頁，共60頁，2023年，2月20日，星期四56

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《EDA技術(shù)》

1、VHDL的并發(fā)語句LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_arith.ALL;USEIEEE.STD_LOGIC_unsigned.ALL;ENTITYaddersIS

GENERIC(msb_operand:INTEGER:=15; msb_sum:INTEGER:=15);PORT(b:INSTD_LOGIC_VECTOR

(msb_operandDOWNTO0);result:OUTSTD_LOGIC_VECTOR (msb_sumDOWNTO0));ENDadders;ARCHITECTUREbehaveOFaddersISCOMPONENTaddernPORT(a,b:INSTD_LOGIC_VECTOR;result:OUTSTD_LOGIC_VECTOR);ENDCOMPONENT;SIGNALa:STD_LOGIC_VECTOR(msb_sum/2 DOWNTO0);SIGNALtwoa:STD_LOGIC_VECTOR (msb_operandDOWNTO0);BEGINtwoa<=a&a;U1:addernPORTMAP(a=>twoa,b=>b,result=>result);U2:addernPORTMAP(a=>b(msb_operanddowntomsb_operand/2+1),b=>b(msb_operand/2downto0),result=>a);ENDbehave;第49頁，共60頁，2023年，2月20日，星期四56

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2、VHDL的信號(hào)驅(qū)動(dòng)和延遲（1）信號(hào)的驅(qū)動(dòng)源進(jìn)程對(duì)信號(hào)的作用有兩種：一種是“事務(wù)”，另一個(gè)是“事件“（event）。如果某進(jìn)程對(duì)信號(hào)賦值，無論賦給信號(hào)的新值與信號(hào)原有的值是否相同，都稱該信號(hào)發(fā)生了一個(gè)“事務(wù)”；如果某進(jìn)程對(duì)信號(hào)賦值，且賦給信號(hào)的新值與信號(hào)的原值不同，則稱該信號(hào)上發(fā)生了“事件”。在仿真過程中，對(duì)信號(hào)進(jìn)行操作必須指明三項(xiàng)內(nèi)容：（1）信號(hào)名，這是被操作的對(duì)象；（2）操作發(fā)生的時(shí)刻；（3）信號(hào)值。在仿真器中，通常把由這三項(xiàng)內(nèi)容指定的對(duì)信號(hào)的操作也稱為事件，并把對(duì)信號(hào)的操作保存在一個(gè)稱為“信號(hào)操作隊(duì)列”（也稱為“事件隊(duì)列”）的鏈表中。第50頁，共60頁，2023年，2月20日，星期四56

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2、VHDL的信號(hào)驅(qū)動(dòng)和延遲（1）信號(hào)的驅(qū)動(dòng)源多驅(qū)動(dòng)源：在時(shí)間域內(nèi)，給某個(gè)信號(hào)賦值的序列，稱為該信號(hào)的驅(qū)動(dòng)源。一個(gè)進(jìn)程只能為某個(gè)信號(hào)建立一個(gè)驅(qū)動(dòng)源，而不論賦值多少次。一個(gè)信號(hào)可能有一個(gè)驅(qū)動(dòng)源，也可能有多個(gè)驅(qū)動(dòng)源。在結(jié)構(gòu)體或塊結(jié)構(gòu)內(nèi)，當(dāng)存在相同的信號(hào)多次賦值時(shí)，則該信號(hào)有多個(gè)驅(qū)動(dòng)源，這時(shí)，要由判決函數(shù)來確定采用哪一個(gè)驅(qū)動(dòng)源。第51頁，共60頁，2023年，2月20日，星期四56

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2、VHDL的信號(hào)驅(qū)動(dòng)和延遲（1）信號(hào)的驅(qū)動(dòng)源多驅(qū)動(dòng)源：在時(shí)間域內(nèi)，給某個(gè)信號(hào)賦值的序列，稱為該信號(hào)的驅(qū)動(dòng)源。一個(gè)進(jìn)程只能為某個(gè)信號(hào)建立一個(gè)驅(qū)動(dòng)源，而不論賦值多少次。一個(gè)信號(hào)可能有一個(gè)驅(qū)動(dòng)源，也可能有多個(gè)驅(qū)動(dòng)源。在結(jié)構(gòu)體或塊結(jié)構(gòu)內(nèi)，當(dāng)存在相同的信號(hào)多次賦值時(shí)，則該信號(hào)有多個(gè)驅(qū)動(dòng)源，這時(shí)，要由決斷函數(shù)（Resolution）來確定采用哪一個(gè)驅(qū)動(dòng)源。第52頁，共60頁，2023年，2月20日，星期四56

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2、VHDL的信號(hào)驅(qū)動(dòng)和延遲（2）信號(hào)的延遲信號(hào)的延遲是從發(fā)生到生效的時(shí)間間隔。VHDL語言中，存在兩種延遲模型：慣性延遲和傳輸延遲，這兩種延遲模型常用于結(jié)構(gòu)體的行為描述。信號(hào)賦值語句句法的一般格式為：

信號(hào)<=延遲模型/[REJECT時(shí)間表達(dá)式]/UNAFFECTED

其中：延遲模型由關(guān)鍵字INERTIALTRANSPORT指定，若無關(guān)鍵字說明則默認(rèn)為慣性延遲。保留字REJECT用于指定脈沖寬度，保留字UNAFFECTED用于表示事件無變化。第53頁，共60頁，2023年，2月20日，星期四56

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2、VHDL的信號(hào)驅(qū)動(dòng)和延遲

信號(hào)的慣性延遲（

INERTIAL）慣性延遲用于建立開關(guān)器件的模型，幾乎所有器件都存在慣性延遲。慣性延時(shí)的書寫格式為： 信號(hào)<=[[REJECT時(shí)間表達(dá)式]INERTIAL]波形表達(dá)式；慣性延遲的作用

ARCHITECTUREexampleOFfilterIS SIGNALreference：BIT:=’0’; SIGNALa，b，c：BIT；

CONSTANTt1：TIME:=10ns；

CONSTANTt2：TIME:=4ns; BEGIN Reference<=’1’AFTER10ns;’0’AFTER

20ns;’1’AFTER25ns； ‘0’AFTER30ns；’1’AFTER45ns；’0’AFTER55ns； ‘1’AFTER58ns；’0’AFTER60ns；’1’AFTER65ns； ‘0’AFTER80ns；--形成一個(gè)脈沖波形

b<=referenceAFTERt1；

c<=referenceAFTERt2；

a<=referenceAFTER1ns；

ENDexample；

第54頁，共60頁，2023年，2月20日，星期四56

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2、VHDL的信號(hào)驅(qū)動(dòng)和延遲

信號(hào)的慣性延遲（

INERTIAL）

第55頁，共60頁，2023年，2月20日，星期四56

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