觸發(fā)器數(shù)字電路

觸發(fā)器數(shù)字電路第1頁，共70頁，2023年，2月20日，星期四本章的內(nèi)容5.1概述5.2SR鎖存器5.3電平觸發(fā)的觸發(fā)器5.4脈沖觸發(fā)的觸發(fā)器5.5邊沿觸發(fā)的觸發(fā)器5.6觸發(fā)器的邏輯功能及其描述方法*5.7觸發(fā)器的動態(tài)特性第2頁，共70頁，2023年，2月20日，星期四5.1概述能夠存儲1位二值信號的基本單元電路。b.根據(jù)不同的輸入信號可以置1或0.3.分類：2.觸發(fā)器的特點：1.觸發(fā)器：a.具有兩個能自行保持的穩(wěn)定狀態(tài)，用來表示邏輯狀態(tài)的0和1,或二進制數(shù)的0和1;按觸發(fā)方式：電平觸發(fā)器、脈沖觸發(fā)器和邊沿觸發(fā)器按結(jié)構(gòu)：基本SR鎖存器、同步SR觸發(fā)器、主從觸發(fā)器、維持阻塞觸發(fā)器、邊沿觸發(fā)器等按邏輯功能方式：SR鎖存器、JK觸發(fā)器、D觸發(fā)器、T觸發(fā)器、T觸發(fā)器第3頁，共70頁，2023年，2月20日，星期四5.1概述根據(jù)存儲數(shù)據(jù)的原理：靜態(tài)觸發(fā)器和動態(tài)觸發(fā)器，晶態(tài)觸發(fā)器是靠電路的自鎖來存儲數(shù)據(jù)的，動態(tài)觸發(fā)器是靠電容存儲電荷來存儲數(shù)據(jù)的。本章講靜態(tài)觸發(fā)器，按照觸發(fā)方式先介紹基本SR鎖存器，再介紹電平觸發(fā)的觸發(fā)器、脈沖觸發(fā)的觸發(fā)器和邊沿觸發(fā)的觸發(fā)器。第4頁，共70頁，2023年，2月20日，星期四5.2SR鎖存器SR鎖存器（又叫基本RS觸發(fā)器）是各種觸發(fā)器構(gòu)成的基本部件，也是最簡單的一種觸發(fā)器。它的輸入信號直接作用在觸發(fā)器，無需觸發(fā)信號一、電路結(jié)構(gòu)與工作原理1.由或非門構(gòu)成：其電路及圖形符號如圖4.2.1所示。圖4.2.1第5頁，共70頁，2023年，2月20日，星期四工作原理5.2SR鎖存器a.RD＝0，SD＝1圖4.2.1Q＝0SD＝1RD＝0Q＝0Q＝1b.RD＝1，SD＝0Q＝0RD＝1SD＝0Q=0Q＝1鎖存器的1態(tài)鎖存器的0態(tài)置位端或置1輸入端復位端或置0輸入端第6頁，共70頁，2023年，2月20日，星期四c.RD＝0，SD＝0Q*＝0SD＝0Q=0Q*＝1若Q＝0圖4.2.15.2SR鎖存器Q-原態(tài)，Q*-新態(tài)Q*＝1RD＝0Q*

=0Q*＝0若Q＝1Q*＝Q保持原態(tài)第7頁，共70頁，2023年，2月20日，星期四d.RD＝1，SD＝15.2SR鎖存器圖4.2.1Q＝Q=0，為禁態(tài)，也稱為不定態(tài)，即RD和SD同時去掉高電平加低電平，輸出狀態(tài)不定，故輸入端應該遵循RDSD＝00000其特性表如表5.2.1所示第8頁，共70頁，2023年，2月20日，星期四2.由與非門構(gòu)成：其電路及圖形符號如圖4.2.2所示。圖5.2.2由與非門構(gòu)成的SR鎖存器的電路及符號功能表如表5.2.2所示5.2SR鎖存器第9頁，共70頁，2023年，2月20日，星期四二、動作特點5.2SR鎖存器在任何時刻，輸入都能直接改變輸出的狀態(tài)。例5.2.1已知由與非門構(gòu)成的SR鎖存器輸入端的波形，試畫出輸出端Q和Q的波形解：波形如圖5.2.3所示圖5.2.3第10頁，共70頁，2023年，2月20日，星期四5.3電平觸發(fā)的觸發(fā)器在數(shù)字系統(tǒng)中，常常要求某些觸發(fā)器在同一時刻動作，這就要求有一個同步信號來控制，這個控制信號叫做時鐘信號（Clock），簡稱時鐘，用CLK表示。這種受時鐘控制的觸發(fā)器統(tǒng)稱為時鐘觸發(fā)器。一、電路結(jié)構(gòu)與工作原理圖5.3.1所示為電平觸發(fā)SR觸發(fā)器（同步SR觸發(fā)器）的基本電路結(jié)構(gòu)及圖形符號。圖5.3.1基本SR鎖存器輸入控制門只有在CLK＝1時，SR才能起作用第11頁，共70頁，2023年，2月20日，星期四二、工作原理5.3電平觸發(fā)的觸發(fā)器1.CLK＝0此時門G3和G4被封鎖，輸出為高電平。0對于由G1和G2構(gòu)成的SR鎖存器，觸發(fā)器保持原態(tài)，即Q*=Q112.CLK＝1此時門G3和G4開啟，觸發(fā)器輸出由S和R決定。a.S=0,R=010011Q*=Q第12頁，共70頁，2023年，2月20日，星期四b.S=0,R=15.3電平觸發(fā)的觸發(fā)器0111010Q*=0c.S=1,R=01101010Q*=1d.S=1,R=11110011Q*=Q*=

1(禁態(tài)）第13頁，共70頁，2023年，2月20日，星期四其功能如表5.3.1所示5.3電平觸發(fā)的觸發(fā)器00XX011XX01100110011011*1111*01101110011110110010001表5.3.1第14頁，共70頁，2023年，2月20日，星期四在某些應用場合，有時需要在時鐘CLK到來之前，先將觸發(fā)器預置成制定狀態(tài)，故實際的同步SR觸發(fā)器設置了異步置位端SD和異步復位端RD，其電路及圖形符號如圖5.3.2所示5.3電平觸發(fā)的觸發(fā)器圖5.3.2當CLK＝0情況下，SD＝0，RD＝1，Q＝1；SD＝1，RD＝1，Q＝0。不用設置初態(tài)時，SD＝RD＝1小圓圈表示低電平有效無小圓圈表示高電平控制第15頁，共70頁，2023年，2月20日，星期四三、電平觸發(fā)方式的動作特點：①在CLK＝1期間，S和R的信號都能通過引導門G3和G4門，從而引起SR鎖存器的變化，從而使得觸發(fā)器置成相應的狀態(tài)；5.3電平觸發(fā)的觸發(fā)器②在CLK＝1的全部時間里S和R的變化都將引起觸發(fā)器輸出端狀態(tài)的變化。這種在CLK由“0”到“1”整個正脈沖期間觸發(fā)器動作的控制方式稱為電平觸發(fā)方式第16頁，共70頁，2023年，2月20日，星期四例5.3.1對于同步SR觸發(fā)器，電路、時鐘及輸入端波形如圖5.3.3所示，若Q＝0，試畫出Q和Q的波形。5.3電平觸發(fā)的觸發(fā)器解：輸出波形如圖5.3.3所示圖5.3.3第17頁，共70頁，2023年，2月20日，星期四例5.3.2電路如圖5.3.4所示，已知S、R、RD和CLK的波形,且SD=1,試畫出Q和Q的波形。5.3電平觸發(fā)的觸發(fā)器圖5.3.4解：其輸出波形如圖5.3.5所示第18頁，共70頁，2023年，2月20日，星期四5.3電平觸發(fā)的觸發(fā)器第19頁，共70頁，2023年，2月20日，星期四由此例題可以看出，這種同步RS觸發(fā)器在CLK＝1期間，輸出狀態(tài)隨輸入信號S、R的變化而多次翻轉(zhuǎn)，即存在空翻現(xiàn)象，降低電路的抗干擾能力。而且實際應用中要求觸發(fā)器在每個CLK信號作用期間狀態(tài)只能改變一次。另外S和R的取值受到約束，即不能同時為1.5.3電平觸發(fā)的觸發(fā)器為了適應單端輸入信號的需要，有時將S通過反相器接到R上，如圖5.3.5所示，這就構(gòu)成了電平觸發(fā)的D觸發(fā)器圖5.3.5第20頁，共70頁，2023年，2月20日，星期四D觸發(fā)器的真值表如表5.3.2所示此電路稱為D鎖存器，其圖形符號如圖5.3.6所示，其特點是在CLK的有效電平期間輸出狀態(tài)始終跟隨輸入狀態(tài)變化，即輸出與輸入狀態(tài)相同。圖5.3.5表5.3.25.3電平觸發(fā)的觸發(fā)器第21頁，共70頁，2023年，2月20日，星期四5.4脈沖觸發(fā)的觸發(fā)器為了避免空翻現(xiàn)象，提高觸發(fā)器工作的可靠性，希望在每個CLK期間輸出端的狀態(tài)只改變一次，則在電平觸發(fā)的觸發(fā)器的基礎(chǔ)上設計出脈沖觸發(fā)的觸發(fā)器。一、電路結(jié)構(gòu)與工作原理脈沖觸發(fā)的SR觸發(fā)器是由兩個同樣的電平觸發(fā)SR觸發(fā)器組成1.脈沖觸發(fā)的SR觸發(fā)器（主從SR觸發(fā)器）（Master－SlaveSRFlip－Flop）：典型電路結(jié)構(gòu)形式如圖5.4.1所示。第22頁，共70頁，2023年，2月20日，星期四5.4脈沖觸發(fā)的觸發(fā)器圖5.4.1圖5.4.2由G5～G8構(gòu)成主觸發(fā)器，由G1～G4構(gòu)成從觸發(fā)器，它們通過時鐘連在一起，CLK從＝CLK，其圖形符號如圖5.4.2所示第23頁，共70頁，2023年，2月20日，星期四工作原理:5.4脈沖觸發(fā)的觸發(fā)器圖5.4.1①在CLK＝1時，主觸發(fā)器按S、R變化，而從觸發(fā)器保持狀態(tài)不變；②在CLK由10（下降沿），主觸發(fā)器保持，從觸發(fā)器隨主觸發(fā)器的狀態(tài)翻轉(zhuǎn)，故在CLK的一個周期內(nèi)，觸發(fā)器的輸出狀態(tài)之可能改變一次第24頁，共70頁，2023年，2月20日，星期四主從SR觸發(fā)器的特性表如表5.4.1所示，和電平觸發(fā)的SR觸發(fā)器相同，只是CLK作用的時間不同圖5.4.25.4脈沖觸發(fā)的觸發(fā)器表5.4.1表示延遲輸出第25頁，共70頁，2023年，2月20日，星期四例5.4.1圖5.4.3為主從型SR觸發(fā)器輸入信號波形，試畫出輸出端Q和Q的波形，設初態(tài)為“0”。5.4脈沖觸發(fā)的觸發(fā)器圖5.4.2解：其輸出波形如圖5.4.4所示第26頁，共70頁，2023年，2月20日，星期四注：主從RS觸發(fā)器克服了同步RS觸發(fā)器在CP＝1期間多次翻轉(zhuǎn)的問題，但在CLK＝1期間，主觸發(fā)器的輸出仍會隨輸入的變化而變化，且仍存在不定態(tài)，輸入信號仍遵守SR＝0.2主從JK觸發(fā)器：為了使主從SR觸發(fā)器在S＝R＝1時也有確定的狀態(tài)，則將輸出端Q和Q

反饋到輸入端，這種觸發(fā)器稱為JK觸發(fā)器（簡稱JK觸發(fā)器）。實際上這對反饋線通常在制造集成電路時內(nèi)部已接好。5.4脈沖觸發(fā)的觸發(fā)器第27頁，共70頁，2023年，2月20日，星期四圖5.4.5為主從JK觸發(fā)器電路及其圖形符號5.4脈沖觸發(fā)的觸發(fā)器電路圖5.4.5第28頁，共70頁，2023年，2月20日，星期四工作原理：5.4脈沖觸發(fā)的觸發(fā)器①J＝K＝000主觸發(fā)器保持原態(tài)，則觸發(fā)器（從觸發(fā)器）也保持原態(tài)。即Q*＝Q第29頁，共70頁，2023年，2月20日，星期四②J＝0，K＝101若Q＝0，Q＝15.4脈沖觸發(fā)的觸發(fā)器S主＝0R主＝0主觸發(fā)器保持原態(tài)Q*主=Q主=0在CLK的，從觸發(fā)器也保持狀態(tài)不變，即Q*=Q=0若Q＝1，Q＝0S主＝0R主＝1在CLK＝1時，主觸發(fā)器翻轉(zhuǎn)為“0”，即Q*主=0在CLK的，從觸發(fā)器由“1”翻轉(zhuǎn)為“0”，即Q*=0,Q*=1Q*=0第30頁，共70頁，2023年，2月20日，星期四③J＝1，K＝010若Q＝0，Q＝15.4脈沖觸發(fā)的觸發(fā)器S主＝1R主＝0在CLK＝1時，Q*主=1，Q主*=0在CLK的，從觸發(fā)器由“0”翻轉(zhuǎn)為“1”，即Q*=1若Q＝1，Q＝0S主＝0R主＝0Q*主=Q*主＝1在CLK的，即Q*=1,Q*=0Q*=1第31頁，共70頁，2023年，2月20日，星期四④J＝1，K＝111若Q＝0，Q＝15.4脈沖觸發(fā)的觸發(fā)器S主＝1，R主＝0在CLK＝1時，主觸發(fā)器翻轉(zhuǎn)為“1”即Q*主=1在CLK的，從觸發(fā)器由“0”翻轉(zhuǎn)為“1”，即Q*=1若Q＝1，Q＝0S主＝0R主＝1在CLK＝1時，主觸發(fā)器翻轉(zhuǎn)為“0”，即Q*主=0在CLK的，即Q*=0,Q*=1Q*=Q第32頁，共70頁，2023年，2月20日，星期四其功能表如表5.4.2所示5.4脈沖觸發(fā)的觸發(fā)器表5.4.2第33頁，共70頁，2023年，2月20日，星期四注：在有些集成觸發(fā)器中，輸入端J和K不止一個，這些輸入端是與的關(guān)系。如圖5.4.6為其邏輯符號圖。5.4脈沖觸發(fā)的觸發(fā)器二、脈沖觸發(fā)方式的動作特點1.分兩步動作：第一步在CLK＝1時，主觸發(fā)器受輸入信號控制，從觸發(fā)器保持原態(tài)；第二步在CLK到達后，從觸發(fā)器按主觸發(fā)器狀態(tài)翻轉(zhuǎn)，故觸發(fā)器輸出狀態(tài)只能改變一次；2.主從JK觸發(fā)器在CLK＝1期間，主觸發(fā)器只可能翻轉(zhuǎn)一次，因為收到反饋回來的輸出端的影響，故在CLK＝1期間若輸入發(fā)生變化時，要找出CLK來到前的Q狀態(tài)，決定Q*第34頁，共70頁，2023年，2月20日，星期四例5.4.2如圖5.4.7所示的主從JK觸發(fā)器電路中，已知CLK、J、K的波形如圖5.2.8所示，試畫出輸出端Q和的波形。解：輸出波形如圖5.4.7所示5.4脈沖觸發(fā)的觸發(fā)器圖5.4.7第35頁，共70頁，2023年，2月20日，星期四例5.4.3已知主從JK觸發(fā)器的輸入及時鐘波形如圖5.4.9所示，試畫出輸出端Q和Q波形5.4脈沖觸發(fā)的觸發(fā)器解：其輸出波形如圖5.4.9所示11011100010圖5.4.9一次變化問題第36頁，共70頁，2023年，2月20日，星期四例5.4.4電路如圖5.4.10所示，觸發(fā)器為主從型JK觸發(fā)器，設其初態(tài)為0。試畫出電路在CLK信號的作用下，Q、P1、P2的波形。解：其輸出波形如圖5.4.10所示5.4脈沖觸發(fā)的觸發(fā)器第37頁，共70頁，2023年，2月20日，星期四5.5邊沿觸發(fā)器的電路結(jié)構(gòu)與動作特點由于JK觸發(fā)器存在一次變化問題，所以抗干擾能力差。為了提高觸發(fā)器工作的可靠性，希望觸發(fā)器的次態(tài)（新態(tài)）僅決定于CLK的下降沿（或上升沿）到達時刻的輸入信號的狀態(tài)，與CLK的其它時刻的信號無關(guān)。這樣出現(xiàn)了各種邊沿觸發(fā)器?，F(xiàn)在有利用CMOS傳輸門的邊沿觸發(fā)器、維持阻塞觸發(fā)器、利用門電路傳輸延遲時間的邊沿觸發(fā)器以及利用二極管進行電平配置的邊沿觸發(fā)器等等幾種。第38頁，共70頁，2023年，2月20日，星期四一、電路結(jié)構(gòu)和工作原理1、用兩個電平觸發(fā)D觸發(fā)器組成的邊沿觸發(fā)器5.5邊沿觸發(fā)器的電路結(jié)構(gòu)與動作特點電路如圖5.5.1所示，其中FF1和FF2都是電平觸發(fā)的D觸發(fā)器，它們之間也是通過時鐘相連。圖5.5.1圖5.3.5第39頁，共70頁，2023年，2月20日，星期四工作原理：5.5邊沿觸發(fā)器的電路結(jié)構(gòu)與動作特點①當CLK＝0，觸發(fā)器狀態(tài)不變，F(xiàn)F1輸出狀態(tài)與D相同；圖5.5.1010101②當CLK＝1，即，觸發(fā)器FF1狀態(tài)與前沿到來之前的D狀態(tài)相同并保持（因為CLK1＝0）。而與此同時，F(xiàn)F2輸出Q的狀態(tài)被置成前沿到來之前的D的狀態(tài)，而與其它時刻D的狀態(tài)無關(guān)。第40頁，共70頁，2023年，2月20日，星期四2.利用CMOS傳輸門的邊沿觸發(fā)器電路如圖5.5.2所示5.5邊沿觸發(fā)器的電路結(jié)構(gòu)與動作特點圖5.5.201001010101DDD第41頁，共70頁，2023年，2月20日，星期四5.5邊沿觸發(fā)器的電路結(jié)構(gòu)與動作特點圖5.5.210110101010DDDD故這是一個上升沿觸發(fā)的D觸發(fā)器第42頁，共70頁，2023年，2月20日，星期四5.5邊沿觸發(fā)器的電路結(jié)構(gòu)與動作特點圖5.5.2第43頁，共70頁，2023年，2月20日，星期四其真值表如表5.5.1所示5.5邊沿觸發(fā)器的電路結(jié)構(gòu)與動作特點1X10X0XXX表5.5.1為了實現(xiàn)異步置位和復位功能，則引入了SD和RD置位端和復位端，其電路如圖5.5.3所示，其邏輯符號如圖5.5.4所示。當SD＝1，RD＝0時，Q＝1（置位）；當SD＝0，RD＝1時，Q＝0（復位）。正常工作加低電平圖5.5.3圖5.5.4第44頁，共70頁，2023年，2月20日，星期四二、動作特點：輸出端狀態(tài)的轉(zhuǎn)換發(fā)生在CLK的上升沿到來時刻，而且觸發(fā)器保存下來的狀態(tài)僅僅決定CLK上升沿到達時的輸入狀態(tài)，而與此前后的狀態(tài)無關(guān)5.5邊沿觸發(fā)器的電路結(jié)構(gòu)與動作特點例5.5.1試畫出圖5.5.4(a)所示電路的Q1和Q2的波形。設各觸發(fā)器初態(tài)為0解：第45頁，共70頁，2023年，2月20日，星期四注：1.邊沿觸發(fā)器也有JK觸發(fā)器，如利用傳輸時間的邊沿觸發(fā)器就是邊沿JK觸發(fā)器，它是在CLK的下降沿動作的。其邏輯符號和特性表如圖5.5.6所示。2.邊沿觸發(fā)器的共同動作特點是觸發(fā)器的次態(tài)僅取決于CP信號的上升沿或下降沿到達時輸入的邏輯狀態(tài)，故有效地提高了觸發(fā)器的抗干擾能力。5.5邊沿觸發(fā)器的電路結(jié)構(gòu)與動作特點第46頁，共70頁，2023年，2月20日，星期四三、維持阻塞觸發(fā)器*(自學）維持阻塞觸發(fā)器是另一種邊沿觸發(fā)器，其內(nèi)部門電路主要為TTL電路。維持阻塞結(jié)構(gòu)的D觸發(fā)器如圖5.5.5所示。5.5邊沿觸發(fā)器的電路結(jié)構(gòu)與動作特點1.電路結(jié)構(gòu)及功能表：第47頁，共70頁，2023年，2月20日，星期四功能表如表5.5.2所示。

表5.5.25.5邊沿觸發(fā)器的電路結(jié)構(gòu)與動作特點其中：①線為置1線；②為置0維持線和置1阻塞線；③置0阻塞線。SD－置位端，低電平有效；RD－復位端，也是低電平有效。正常工作時接高電平第48頁，共70頁，2023年，2月20日，星期四2.工作原理：5.5邊沿觸發(fā)器的電路結(jié)構(gòu)與動作特點第49頁，共70頁，2023年，2月20日，星期四四、利用傳輸延遲時間的邊沿觸發(fā)器(不講，自學）5.5邊沿觸發(fā)器的電路結(jié)構(gòu)與動作特點第50頁，共70頁，2023年，2月20日，星期四5.6觸發(fā)器的邏輯功能及其描述方法5.6.1觸發(fā)器按邏輯功能的分類(時鐘觸發(fā)器）一、SR觸發(fā)器按照邏輯功能觸發(fā)器可分為SR觸發(fā)器、JK觸發(fā)器、D觸發(fā)器、T觸發(fā)器和T觸發(fā)器凡在時鐘信號作用下，具有如表5.6.1的功能的觸發(fā)器稱為SR觸發(fā)器表5.6.12.約束條件1.定義：第51頁，共70頁，2023年，2月20日，星期四5.6觸發(fā)器的邏輯功能及其描述方法3.特性方程：由特性表和約束條件畫出輸出端Q*的卡諾圖為表5.6.1111××則可寫出觸發(fā)器輸出端的方程為SR觸發(fā)器的特性方程。第52頁，共70頁，2023年，2月20日，星期四圖5.6.1被稱為稱為SR觸發(fā)器的狀態(tài)轉(zhuǎn)換圖。注：描述觸發(fā)器邏輯功能的方法有特性表、特性方程和狀態(tài)轉(zhuǎn)換圖。4.狀態(tài)轉(zhuǎn)換圖：5.6觸發(fā)器的邏輯功能及其描述方法將觸發(fā)器的特性表用圖形方式表現(xiàn)出來，即為狀態(tài)轉(zhuǎn)換圖圖5.6.1第53頁，共70頁，2023年，2月20日，星期四5.邏輯符號5.6觸發(fā)器的邏輯功能及其描述方法圖5.6.2為SR觸發(fā)器的邏輯符號，觸發(fā)器在時鐘脈沖的下降沿動作圖5.6.2二、JK觸發(fā)器1.定義：凡在時鐘信號作用下，具有如表5.6.2的功能的觸發(fā)器稱為JK觸發(fā)器表5.6.2第54頁，共70頁，2023年，2月20日，星期四2.特性方程：由特性表可得輸出端卡諾圖為5.6觸發(fā)器的邏輯功能及其描述方法表5.6.21111特性方程為第55頁，共70頁，2023年，2月20日，星期四3.狀態(tài)轉(zhuǎn)換圖：5.6觸發(fā)器的邏輯功能及其描述方法由特性表可得狀態(tài)轉(zhuǎn)換圖如圖5.6.3所示圖5.6.3表5.6.2第56頁，共70頁，2023年，2月20日，星期四4.邏輯符號：邏輯符號如圖5.6.4所示，主從結(jié)構(gòu)的觸發(fā)器是在時鐘的下降沿動作圖5.6.45.6觸發(fā)器的邏輯功能及其描述方法第57頁，共70頁，2023年，2月20日，星期四三、T觸發(fā)器2.特性方程：5.6觸發(fā)器的邏輯功能及其描述方法凡在時鐘信號作用下，具有表5.6.3所示功能的觸發(fā)器稱為T觸發(fā)器1.定義：由特性表可得第58頁，共70頁，2023年，2月20日，星期四其邏輯符號如圖5.6.6所示，為邊沿觸發(fā)器，時鐘下降沿觸發(fā)5.6觸發(fā)器的邏輯功能及其描述方法3.狀態(tài)轉(zhuǎn)換圖：由特性表可得狀態(tài)轉(zhuǎn)換圖如圖5.6.5所示圖5.6.54.邏輯符號：圖5.6.6第59頁，共70頁，2023年，2月20日，星期四四、D觸發(fā)器5.6觸發(fā)器的邏輯功能及其描述方法2.特性方程：凡在時鐘信號作用下，具有表5.6.4所示功能的觸發(fā)器稱為T觸發(fā)器1.定義：由特性表可得第60頁，共70頁，2023年，2月20日，星期四3.狀態(tài)轉(zhuǎn)換圖：其邏輯符號如圖5.6.8所示，為邊沿觸發(fā)器，時鐘上升沿觸發(fā)5.6觸發(fā)器