門電路和組合邏輯電路

門電路和組合邏輯電路第1頁，共84頁，2023年，2月20日，星期四基本數(shù)字：邏輯0邏輯1電路中：低電平高電平數(shù)字電路和模擬電路的區(qū)別：（1）信號不同：模擬電路：輸入輸出之間的大小、相位等問題。數(shù)字電路：輸入輸出之間的邏輯關(guān)系。（2）研究的問題不同。第2頁，共84頁，2023年，2月20日，星期四（3）分析方法不同。模擬電路：微變等效電路、圖解法數(shù)字電路：邏輯分析與設(shè)計(jì)，邏輯代數(shù)工具（4）電路組成相同，但元件工作狀態(tài)不同。

模擬電路：晶體管多工作在放大狀態(tài)數(shù)字電路：晶體管工作在開關(guān)狀態(tài)，也就是交替地工作在飽和與截止兩種狀態(tài)。第3頁，共84頁，2023年，2月20日，星期四13.1基本門電路及其組合*13.4組合邏輯電路的分析和設(shè)計(jì)13.7譯碼器和數(shù)字顯示*13.5加法器第13章門電路和組合邏輯電路

13.2TTL門電路*13.6編碼器第4頁，共84頁，2023年，2月20日，星期四13.1.1邏輯代數(shù)的基本概念數(shù)字電路輸入輸出是邏輯關(guān)系邏輯是指事物的因果關(guān)系，或者說條件和結(jié)果的關(guān)系13.1基本門電路及其組合第5頁，共84頁，2023年，2月20日，星期四注意：1.邏輯變量的取值只有兩種，即邏輯0和邏輯1。2.變量取值須經(jīng)定義才有意義。邏輯變量與邏輯函數(shù)邏輯函數(shù)：如果對應(yīng)于輸入邏輯變量A、B、C、…的每一組確定值，輸出邏輯變量Y就有唯一確定的值，則稱Y是A、B、C、…的邏輯函數(shù)。記為研究工具邏輯代數(shù)（布爾代數(shù)）第6頁，共84頁，2023年，2月20日，星期四13.1.1、三種基本邏輯運(yùn)算1、與邏輯（與運(yùn)算）開關(guān)A，B串聯(lián),控制燈泡Y：Ｙ＝ＡＢ真值表第7頁，共84頁，2023年，2月20日，星期四與邏輯（與運(yùn)算）與邏輯的定義：僅當(dāng)決定事件（Y）發(fā)生的所有條件（A，B，C，…）均滿足時(shí)，事件（Y）才能發(fā)生。表達(dá)式為：Ｙ＝ＡＢＣ…邏輯符號第8頁，共84頁，2023年，2月20日，星期四2、或邏輯（或運(yùn)算）開關(guān)A，B并聯(lián)控制燈泡Y:Ｙ＝Ａ+Ｂ真值表第9頁，共84頁，2023年，2月20日，星期四或邏輯（或運(yùn)算）

或邏輯的定義：當(dāng)決定事件（Y）發(fā)生的各種條件（A，B，C，…)中，只要有一個(gè)或多個(gè)條件具備，事件（Y）就發(fā)生。表達(dá)式為：Ｙ＝Ａ＋Ｂ＋Ｃ＋…邏輯符號第10頁，共84頁，2023年，2月20日，星期四3、非邏輯（非運(yùn)算）

非邏輯指的是邏輯的否定。當(dāng)決定事件（Y）發(fā)生的條件（A）滿足時(shí)，事件不發(fā)生；條件不滿足，事件反而發(fā)生。表達(dá)式為：Ｙ＝Ａ開關(guān)A控制燈泡Y:真值表邏輯符號第11頁，共84頁，2023年，2月20日，星期四（1）與非運(yùn)算：邏輯表達(dá)式為：（2）或非運(yùn)算：邏輯表達(dá)式為：常用的邏輯運(yùn)算第12頁，共84頁，2023年，2月20日，星期四（4）同或運(yùn)算：邏輯表達(dá)式為：（3）異或運(yùn)算：邏輯表達(dá)式為：第13頁，共84頁，2023年，2月20日，星期四（5）與或非運(yùn)算：邏輯表達(dá)式為：上述邏輯運(yùn)算的實(shí)現(xiàn)依賴于門電路第14頁，共84頁，2023年，2月20日，星期四

正邏輯:門電路是實(shí)現(xiàn)一定邏輯關(guān)系的電路，是組成數(shù)字電路的基本單元

邏輯電平：高電平、低電平一定電壓范圍（不是某固定值）如：TTL電路：高電平額定值：3V（2—5V）低電平額定值：0.3V（0—0.8V）

“1”“0”高電平低電平第15頁，共84頁，2023年，2月20日，星期四1、二極管與門Y=AB

13.1.2分立元件門電路簡介第16頁，共84頁，2023年，2月20日，星期四2、二極管或門Y=A+B第17頁，共84頁，2023年，2月20日，星期四3、三極管非門AY第18頁，共84頁，2023年，2月20日，星期四+5VABT1R1R2T2T3T4R3R4Y+5vA

B

R1C1B113.2.1

TTL與非門的基本原理13.2TTL集成門電路B1C1第19頁，共84頁，2023年，2月20日，星期四+5VABT1R1R2T2T3T4R3R4Uo設(shè)uA=0.3VRLUo=5–Ube3–UD–UR2（小）

=5–0.7–0.7=

3.6V拉電流+5vA

B

R1C1B1T2、T4截止T3導(dǎo)通Y=1B1=0AB任=0B1

VB1=0.3+0.7=1V第20頁，共84頁，2023年，2月20日，星期四+5VABT1R1R2T2T3T4R3R4Uo設(shè)UA=UB=3.6VVC2=VCE2+VBE4=0.3+0.7=1V，使T3截止。灌電流T1R1+VccVB1=2.1VVC2=1Vuo=0.3VVB1升高，足以使T2,T4導(dǎo)通Y=0AB全=1第21頁，共84頁，2023年，2月20日，星期四+5VABT1R1R2T2T3T4R3R4YDENVB1=1VVB1=1V，T2、T4截止；二極管D截止，Y=ABVB2=1V13.2.2

三態(tài)輸出門電路EN=1時(shí)，EN=0時(shí)二極管D導(dǎo)通，使VB2=1V,T3截止，輸出端開路（高阻狀態(tài)）第22頁，共84頁，2023年，2月20日，星期四功能表三態(tài)門的符號及功能表功能表使能端低電平起作用使能端高電平起作用符號&ABF符號&ABF第23頁，共84頁，2023年，2月20日，星期四公用總線０１０三態(tài)門主要作為TTL電路與總線間的接口電路。三態(tài)門的用途工作時(shí)，EN1、EN2、EN3輪流接入高電平。將不同數(shù)據(jù)分時(shí)送入總線。EN2EN1EN3A2B2A2B2第24頁，共84頁，2023年，2月20日，星期四13.2.3TTL與非門組件TTL與非門組件就是將若干個(gè)與非門電路，經(jīng)過集成電路工藝制作在同一芯片上。&+VC1413121110981234567地74LS00&&&74LS00組件含有兩個(gè)輸入端的與非門四個(gè)。第25頁，共84頁，2023年，2月20日，星期四（1）對于各種集成電路，使用時(shí)一定要在推薦的工作條件范圍內(nèi)，否則將導(dǎo)致性能下降或損壞器件。邏輯門電路使用中的幾個(gè)問題（2）輸入端懸空

TTL電路多余的輸入端懸空表示輸入為高電平；

CMOS電路多余的輸入端不允許懸空，否則電路將不能正常工作。第26頁，共84頁，2023年，2月20日，星期四（2）對于或非門及或門，多余輸入端應(yīng)接低電平，比如直接接地；也可以與有用的輸入端并聯(lián)使用。三、多余輸入端的處理（1）對于與非門及與門，多余輸入端應(yīng)接高電平，比如直接接電源正端，也可以與有用的輸入端并聯(lián)使用V&CCBA&AB（a）（b）≥1ABBA（a）（b）≥1第27頁，共84頁，2023年，2月20日，星期四作業(yè)：A選擇題：13.1.1~13.4.9（不用交）B基本題：13.1.4、13.1.5、第28頁，共84頁，2023年，2月20日，星期四13.3.1邏輯代數(shù)的基本定律一、基本運(yùn)算規(guī)則A+0=A13.3邏輯代數(shù)A·0=0

A+1=1A·1=A第29頁，共84頁，2023年，2月20日，星期四二、基本代數(shù)規(guī)律交換律結(jié)合律A+B=B+AA?B=B?AA+(B+C)=(A+B)+C=(A+C)+BA?(B?C)=(A?B)?C分配律：A(B+C)=AB+ACA+BC=(A+B)(A+C)第30頁，共84頁，2023年，2月20日，星期四吸收律：A（A+B）=AA+AB=A反演律：A+B+C+????=A?B?C????A+AB=A+BA?B?C????=A+B+C+????反演規(guī)則：邏輯表達(dá)式Y(jié)，如果將表達(dá)式中的所有“·”換成“＋”，“＋”換成“·”，“0”換成“1”，“1”換成“0”，原變量換成反變量，反變量換成原變量，所得表達(dá)式為Y第31頁，共84頁，2023年，2月20日，星期四1.邏輯代數(shù)式2.邏輯圖Y=BC+A13.3.2邏輯函數(shù)的表示方法與轉(zhuǎn)換AB1C&Y>13.真值表4.卡諾圖第32頁，共84頁，2023年，2月20日，星期四真值表設(shè)A、B、C為輸入變量，Y為輸出變量。邏輯代數(shù)式第33頁，共84頁，2023年，2月20日，星期四一、邏輯函數(shù)化簡的意義：邏輯表達(dá)式越簡單，實(shí)現(xiàn)它的電路越簡單，電路工作越穩(wěn)定可靠。二、邏輯函數(shù)化簡的目的：通常是得到最簡與或表達(dá)式。三、最簡“與或式”標(biāo)準(zhǔn)：與項(xiàng)個(gè)數(shù)最少，各與項(xiàng)中變量數(shù)最少。13.3.3邏輯函數(shù)的化簡第34頁，共84頁，2023年，2月20日，星期四1、并項(xiàng)法利用公式Ａ＋Ａ＝1，將兩項(xiàng)合并為一項(xiàng)，并消去一個(gè)變量。2、吸收法例：證明A+AB+BC=A+BA+AB+BC=A+B+BC1.利用邏輯代數(shù)公式化簡=A+B(1+C)=A+B第35頁，共84頁，2023年，2月20日，星期四例：證明AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC=AB+AC+ABC+ABC=AB+ABC+AC+ABC=AB(1+C)+AC(1+B)=AB+AC3、配項(xiàng)法利用公式Ａ＋Ａ＝Ａ4、加項(xiàng)法第36頁，共84頁，2023年，2月20日，星期四例：證明：若Y=AB+AB則Y=AB+AB=AA+AB+AB+BB=AB+ABY=(A+B)?(A+B)5.運(yùn)用反演規(guī)則第37頁，共84頁，2023年，2月20日，星期四(1)最小項(xiàng):

在n個(gè)變量邏輯函數(shù)中，若m為包含n個(gè)因子的乘積項(xiàng)，而且這n個(gè)變量均以原變量或反變量的形式在m中出現(xiàn)一次，則稱m為該組變量的最小項(xiàng)。

n個(gè)變量,有2n個(gè)最小項(xiàng)邏輯相鄰的最小項(xiàng)：兩個(gè)最小項(xiàng)只有一個(gè)因子互為反變量

2邏輯函數(shù)的卡諾圖化簡法（2）最小項(xiàng)常用符號mi表示第38頁，共84頁，2023年，2月20日，星期四(3)最小項(xiàng)表達(dá)式任何一個(gè)邏輯函數(shù)都可以表示成若干個(gè)最小項(xiàng)的和，即最小項(xiàng)表達(dá)式，它是一個(gè)標(biāo)準(zhǔn)“與—或”表達(dá)式，而且這種形式是唯一的。例1:Y=ABC+BC=ABC+BC（A+A）=ABC+ABC+ABC=m6+m7+

m3=（m3,m6,m7)

最小項(xiàng)表達(dá)式第39頁，共84頁，2023年，2月20日，星期四卡諾圖定義：將n變量的全部最小項(xiàng)各用一個(gè)小方塊表示，并使具有邏輯相鄰性的最小項(xiàng)在幾何位置上也相鄰。：一種函數(shù)表示法，按一定規(guī)律畫的方塊圖。AB01011100第40頁，共84頁，2023年，2月20日，星期四（2）三變量卡諾圖：相鄰項(xiàng)舉例：3項(xiàng)的相鄰項(xiàng)有：1，2，73C第41頁，共84頁，2023年，2月20日，星期四（3）四變量卡諾圖：0項(xiàng)的相鄰項(xiàng)有：1，2，4，80卡諾圖構(gòu)成的重要原則：幾何相鄰性：即兩個(gè)幾何位置相鄰的單元其輸入變量的取值只能有一位不同。第42頁，共84頁，2023年，2月20日，星期四用卡諾圖表示邏輯函數(shù)將函數(shù)所含全部最小項(xiàng)用1填入，其余填0。1、函數(shù)是以真值表給出例第43頁，共84頁，2023年，2月20日，星期四ABC000111100100000Y=ABC+ABC+ABCY=A+BAB01011101

2、以最小項(xiàng)表達(dá)式給出：3、以一般形式給出：111=A(B+B)+B(A+A)第44頁，共84頁，2023年，2月20日，星期四ABC0001111001四.用卡諾圖化簡兩個(gè)相鄰單元取值同為1，可以將這兩個(gè)最小項(xiàng)合并成一項(xiàng)，并消去一個(gè)變量。第45頁，共84頁，2023年，2月20日，星期四如果是四個(gè)幾何相鄰單元取值同為1，則可以合并，并消去兩個(gè)變量。ABC0001111001

1111ABC0001111001

1111Y=AY=

ABC+ABC+ABC+ABC

=AC(B+B)+AC(B+B)=AC+AC=CY=ABC+ABC+ABC+ABC第46頁，共84頁，2023年，2月20日，星期四如果是八個(gè)相鄰單元取值同為1，則可以合并，并消去三個(gè)變量。ABC000111100111111111Y=1ABCD000111100001111011111111Y=D第47頁，共84頁，2023年，2月20日，星期四ABCD00011110000111101111Y=BDABCD00011110000111101111第48頁，共84頁，2023年，2月20日，星期四ABCD000111100001111010111111

01011111例：某邏輯函數(shù)的表達(dá)式是：

Y=(AB.C.D)試化簡Y=A+CD+BC+BD+BCDACDBCBDBCD=（m0,m2,m3,m5,m6,m8,m9,m10,m11,m12,m13,m14,m15)

=(0.2.3.5.6.8.9.10.11.12.13.14.15)第49頁，共84頁，2023年，2月20日，星期四用卡諾圖化簡遵循的原則：（1）相臨最小項(xiàng)的個(gè)數(shù)是2N個(gè)，并組成矩形,可以合并。（2）每個(gè)矩形組應(yīng)包含盡可能多的最小項(xiàng)；（3）矩形組的數(shù)目應(yīng)盡可能少；（4）各最小項(xiàng)可以重復(fù)使用，即同一個(gè)單元可以被圈在不同的矩形組內(nèi)；（5）所有等于1的單元都必須被圈過；（6）每一矩形組至少有一個(gè)未被圈過的最小項(xiàng)第50頁，共84頁，2023年，2月20日，星期四小結(jié)：用卡諾圖化簡邏輯函數(shù)的步驟：(1)寫出最小項(xiàng)表達(dá)式；(2)畫卡諾圖；(3)合并最小項(xiàng)，即找出可以合并的最小項(xiàng)矩形組（簡稱畫圈）。一般規(guī)則是：如果有2n個(gè)最小項(xiàng)相鄰（n=1，2，3…)并排成一個(gè)矩形組,則它們定可合并為一項(xiàng),并消去n個(gè)因子,合并后的結(jié)果中僅包含這些最小項(xiàng)的公共因子。

第51頁，共84頁，2023年，2月20日，星期四ABC000111100112753460例：化簡Y=AC+ABY=ABC+ABC+ABC111ACAB00000Y=ABC+ABC+ABC=ABC+ABC+ABC+ABC=AC(B+B)+AB(C+C)=AC+AB（1）卡諾圖法（2）公式法第52頁，共84頁，2023年，2月20日，星期四例化簡F=ABCD+ABCD+ABC+ABD+ABC+BCD解:111111111F=AB+BDBC++ABCD+ACD第53頁，共84頁，2023年，2月20日，星期四例化簡F（A，B，C，D）=Σm（0,1,2,3,5,6,7,8,9,10,11,13,14,15）

法一

法二F=B+D+CF=BCD∴F=B+C+D≠F（B，A，C，D）第54頁，共84頁，2023年，2月20日，星期四

在有些情況下，不同圈法得到的與或表達(dá)式都是最簡形式。即一個(gè)函數(shù)的最簡與或表達(dá)式不是唯一的。ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ第55頁，共84頁，2023年，2月20日，星期四作業(yè)：13.4.12:(1)(3)(5）要求用卡諾圖驗(yàn)證13.4.13：（3）（4）（5）第56頁，共84頁，2023年，2月20日，星期四組合邏輯電路的分析:已知組合邏輯電路圖，確定它們的邏輯功能。分析步驟：（1）根據(jù)邏輯圖，寫出邏輯函數(shù)表達(dá)式（2）對邏輯函數(shù)表達(dá)式化簡（3）根據(jù)最簡表達(dá)式列出真值表（4）由真值表確定邏輯電路的功能組合邏輯電路：邏輯電路在某一時(shí)刻的輸出狀態(tài)僅由該時(shí)刻電路的輸入信號所決定。13.4.1組合邏輯電路的分析第57頁，共84頁，2023年，2月20日，星期四&1例:分析下圖邏輯電路的功能。&1&ABYABABABY=ABAB=AB+AB真值表ABY001010100111功能:當(dāng)A、B取值相同時(shí)，輸出為1,是同或電路。AB=Y第58頁，共84頁，2023年，2月20日，星期四例:分析下圖邏輯電路的功能。Y1=A+B=ABY3=A+B=ABY2=AB+AB真值表ABY1000010101110Y2Y310010010功能:當(dāng)A>B時(shí),Y1=1;

當(dāng)A<B時(shí),Y3=1;

當(dāng)A=B時(shí),Y2=1;是一位數(shù)字比較器Y1Y2Y311AB>1>1>1第59頁，共84頁，2023年，2月20日，星期四根據(jù)給定的邏輯要求，設(shè)計(jì)出邏輯電路圖。設(shè)計(jì)步驟：（1）根據(jù)邏輯要求，定義輸入輸出邏輯變量，列出真值表；（2）由真值表寫出邏輯函數(shù)表達(dá)式（3）化簡邏輯函數(shù)表達(dá)式（4）畫出邏輯圖13.4.2組合邏輯電路的設(shè)計(jì)第60頁，共84頁，2023年，2月20日，星期四三人表決電路例：用與非門設(shè)計(jì)三人表決電路10A+5VBCRY第61頁，共84頁，2023年，2月20日，星期四ABC00011110011275346001110010ABCY00000001101110001111010010111011真值表Y=AB+AC+BC=AB+AC+BC=ABACBC第62頁，共84頁，2023年，2月20日，星期四三人表決電路10A+5VBCRY=ABACBCY&&&&第63頁，共84頁，2023年，2月20日，星期四例：設(shè)計(jì)一個(gè)可控制的門電路，要求：當(dāng)控制端E=0時(shí)，輸出端Y=AB；當(dāng)E=1時(shí)，輸出端Y=A+B控制端EABY00000001101110001111010010111011真值表輸入輸出EAB00011110011275346001110010Y=EB+EA+AB&&&EABY>1第64頁，共84頁，2023年，2月20日，星期四（1）半加器：半加運(yùn)算不考慮從低位來的進(jìn)位A---加數(shù)；B---被加數(shù)；S---本位和；C---進(jìn)位。真值表∑coABCS邏輯符號13.5

加法器第65頁，共84頁，2023年，2月20日，星期四真值表邏輯圖=1&ABSC第66頁，共84頁，2023年，2月20日，星期四（2）全加器：an:加數(shù)；bn:被加數(shù)；cn-1:低位的進(jìn)位；sn:本位和；cn:進(jìn)位。相加過程中，既考慮加數(shù)、被加數(shù)又考慮低位的進(jìn)位位。anbncn-1sncn∑

CICO邏輯符號第67頁，共84頁，2023年，2月20日，星期四半加和：邏輯圖半加器半加器1anbnCn-1sncnScn-1scsc第68頁，共84頁，2023年，2月20日，星期四例：試用74LS183構(gòu)成一個(gè)三位二進(jìn)制數(shù)相加的電路S0S1S2C3A2

B2A1

B12Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS1832Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS183S3A0

B074LS183是加法器集成電路組件，含有兩個(gè)獨(dú)立的全加器。第69頁，共84頁，2023年，2月20日，星期四13.6編碼器編碼:賦予選定的一組二進(jìn)制代碼以固定的含義n位二進(jìn)制代碼有2n種不同的組合，可以表示2n個(gè)信號。設(shè)輸入I0I3，用與非門設(shè)計(jì)二制編碼器。I0I1I2I3Y1Y0100000010001001010000111輸入I0I1I2I3第70頁，共84頁，2023年，2月20日，星期四00000001001000110110011110001001101010111101111011110101110001000123678549二進(jìn)制數(shù)8421碼BCD碼：0~9十個(gè)數(shù)碼用四位二進(jìn)制數(shù)表示主要有：8421碼二－十進(jìn)制編碼器第71頁，共84頁，2023年，2月20日，星期四用與非門設(shè)計(jì)二－十進(jìn)制編碼器真值表第72頁，共84頁，2023年，2月20日，星期四編碼器&&&&???????????????+5VR10Y3Y2Y1Y00123456789

0111第73頁，共84頁，2023年，2月20日，星期四13.7譯碼器譯碼是編碼的逆過程，將某組二進(jìn)制組合翻譯成電路的某種狀態(tài)。（1）二進(jìn)制譯碼器（n---2n線譯碼器）譯碼器的輸入：一組二進(jìn)制代碼譯碼器的輸出：只有一個(gè)有效信號的一組高低電平第74頁，共84頁，2023年，2月20日，星期四A2A1A0Y0Y2Y5Y4Y1Y3Y6Y700001110001111010010110101111111101111111101111111

10111111

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111110Y0=A2A1A0Y1A2A1A0=Y2=A2A1A0Y7=A2A1A0S3S1S2+10101010101010101011111111111111113線—8線譯碼器74LS138第75頁，共84頁，2023年，2月20日，星期四12345678

A0A1

A2

SB

SCSAY7地

VCCY0Y1Y2Y3Y4Y5Y674LS13816151413121110912345678第76頁，共84頁，2023年，2月20日，星期四例：用74LS138和與非門實(shí)現(xiàn)Y=AB+BC

Y=AB（C+C）+BC（A+A）=ABC+ABC+ABC=ABC+ABC+ABC=ABCABCABC=Y3Y6Y774LS138A0