可編程邏輯器件基礎(chǔ)

一、可編程邏輯器件基礎(chǔ)大規(guī)?？删幊唐骷夹g(shù)一、可編程邏輯器件基礎(chǔ)可編程邏輯器件(PLD)的定義PLD的基本原理與結(jié)構(gòu)PLD的發(fā)展歷程PLD的分類低密度PLD的原理與結(jié)構(gòu)CPLD的原理與結(jié)構(gòu)FPGA的原理與結(jié)構(gòu)FPGA/CPLD器件的配置FPGA/CPLD器件概述1.可編程邏輯器件的定義可編程邏輯器件(PLD,ProgrammableLogicDevice)PLD是廠家作為一種通用型器件生產(chǎn)的半定制電路，用戶利用軟、硬件開(kāi)發(fā)工具對(duì)器件進(jìn)行設(shè)計(jì)和編程，通過(guò)配置器件內(nèi)部可編程邏輯單元和可編程連線來(lái)實(shí)現(xiàn)所需要的邏輯功能。數(shù)字集成電路數(shù)字芯片2.PLD的基本原理與結(jié)構(gòu)（一）任何組合邏輯均可化為“與或”表達(dá)式，從而用“與門-或門”的電路來(lái)實(shí)現(xiàn)任何時(shí)序電路可由組合電路加上存儲(chǔ)元件（觸發(fā)器）構(gòu)成從原理上說(shuō)“與或”陣列加上寄存器的結(jié)構(gòu)就可以實(shí)現(xiàn)任何的數(shù)字邏輯電路PLD器件采用與或陣列加上可靈活配置的互連線實(shí)現(xiàn)基本原理2.PLD的基本原理與結(jié)構(gòu)（二）“與陣列”和“或陣列”為主體，實(shí)現(xiàn)各種邏輯函數(shù)和邏輯功能輸入緩沖：增強(qiáng)輸入信號(hào)的驅(qū)動(dòng)能力；產(chǎn)生輸入信號(hào)的原變量和反變量；輸出緩沖：對(duì)輸出信號(hào)進(jìn)行處理，能輸出組合邏輯信號(hào)和時(shí)序邏輯信號(hào)。輸出緩沖一般含有三態(tài)門、寄存器單元。PLD的基本結(jié)構(gòu)3.PLD的發(fā)展歷程（一）熔絲編程的PROM和PLA器件（70年代中期）PAL器件

GAL器件Lattice公司（80年代初）EPLD器件80年代中(Altera公司

)CPLD器件EPLD的改進(jìn)型FPGA器件1985年(Xilinx公司

)內(nèi)嵌復(fù)雜功能模塊的SoPC存儲(chǔ)器做為PLD使用規(guī)模小編程繁瑣設(shè)計(jì)靈活速度快第1個(gè)廣泛應(yīng)用的PLD輸出邏輯宏單元可重復(fù)編程集成度更高設(shè)計(jì)更靈活3.PLD的發(fā)展歷程（二）PROM(可編程只讀存儲(chǔ)器)EPROM(紫外線可擦除存儲(chǔ)器)E2PROM(電可擦除存儲(chǔ)器)PLA(可編程邏輯陣列）PAL(可編程陣列邏輯)GAL(通用陣列邏輯)CPLD(復(fù)雜可編程邏輯器件)FPGA(現(xiàn)場(chǎng)可編程門陣列)4.PLD的分類（一）1）按集成度分一般將GAL22V10（500門~750門）作為簡(jiǎn)單PLD和復(fù)雜PLD的分水嶺4.PLD的分類（二）簡(jiǎn)單PLD(SPLD)也稱低密度PLD(LDPLD)結(jié)構(gòu)簡(jiǎn)單，成本低、速度高、設(shè)計(jì)簡(jiǎn)便，但其規(guī)模較小(通常每片只有數(shù)百門)，難于實(shí)現(xiàn)復(fù)雜的邏輯。按編程部位分類LDPLD分類與陣列或陣列輸出電路可編程類型可編程只讀存儲(chǔ)器PROM固定可編程固定半場(chǎng)可編程可編程邏輯陣列PLA可編程可編程固定全場(chǎng)可編程可編程陣列邏輯PAL可編程固定固定半場(chǎng)可編程通用陣列邏輯GAL可編程固定邏輯宏單元（OLMC）半場(chǎng)可編程4.PLD的分類（三）分類結(jié)構(gòu)形式類型可擦除可編程邏輯器件(EPLD)與或陣列陣列型復(fù)雜可編程邏輯器件(CPLD)與或陣列陣列型現(xiàn)場(chǎng)可編程門陣列(FPGA)門陣列單元型復(fù)雜PLD也稱高密度PLD(HDPLD)4.PLD的分類（四）2）按照可以編程的次數(shù)分：一次性編程器件（OTP，OneTimeProgrammable）可多次編程器件OTP類器件的特點(diǎn)是：只允許對(duì)器件編程一次，不能修改，而可多次編程器件則允許對(duì)器件多次編程，適合于在科研開(kāi)發(fā)中使用。4.PLD的分類（五）3）按編程元件和編程工藝分類(1)熔絲（Fuse）(2)反熔絲（Antifuse）編程元件(3)紫外線擦除、電可編程，如EPROM。(4)電擦除、電可編程方式，(EEPROM、快閃存儲(chǔ)器（FlashMemory）），如多數(shù)CPLD(5)靜態(tài)存儲(chǔ)器（SRAM）結(jié)構(gòu)，如多數(shù)FPGA非易失性器件易失性器件簡(jiǎn)單的可編程功能原碼反碼輸出始終為高電平通過(guò)熔絲連接-OTP（一次性可編程）熔絲輸出始終為低電平熔斷熔絲布爾表達(dá)式通過(guò)反熔絲連接-OTP（一次性可編程）基于熔絲工藝的PROM緩沖器與門或門基于EPROM的存儲(chǔ)器緩沖器與門或門未編程時(shí)：晶體管有效，導(dǎo)通輸出低電平編程后：晶體管失效輸出高電平通過(guò)紫外射線可以擦出編程狀態(tài)缺點(diǎn)：價(jià)格昂貴、擦出時(shí)間長(zhǎng)（長(zhǎng)達(dá)20分鐘）基于EEPROM的存儲(chǔ)器緩沖器與門或門EEPROM單元的面積大約為EPROM單元面積的2.5倍電可擦除基于閃存（flash）的存儲(chǔ)器緩沖器與門或門在EPROM和EEPROM結(jié)構(gòu)的基礎(chǔ)上發(fā)展而來(lái)擦除速度快整塊擦除或以字為單位擦除基于SRA海M的存儲(chǔ)渾器緩沖器與門或門DRA饞M（動(dòng)態(tài)存漏儲(chǔ)器）——作為存儲(chǔ)忽器使用單元面脈積?。☉M單晶體掃管-電容對(duì)構(gòu)家成）需要?jiǎng)討B(tài)啞刷新SRAM（靜態(tài)憲存儲(chǔ)器嚇）——存儲(chǔ)器與印可編程邏樂(lè)輯中均使須用單元面積摧大（4-6個(gè)晶體管耍配制成鎖誦存器）斷電后肉配置數(shù)呆據(jù)丟失可迅速墻和反復(fù)探的編程礎(chǔ)（配置禮）以SRA斑M(jìn)為基礎(chǔ)倦的可編謎程單元可編程技瓶術(shù)小結(jié)5.低密度PLD的原理與星結(jié)構(gòu)（一懂）常見(jiàn)邏姨輯符號(hào)公表示方骨法緩沖器與門或門5.低密鍬度PLD李的原理與搞結(jié)構(gòu)（二致）SPL袍D包括繳：PR銜OM、鄉(xiāng)豐PLA冊(cè)、PA袍L、G冒AL“與或鹽”陣列告為基本悲結(jié)構(gòu)，懼通過(guò)編斜程改變掛“與陣合列”和富“或陣相列”的茅內(nèi)部連嗽接來(lái)實(shí)削現(xiàn)不同鄉(xiāng)豐的邏輯醉功能。5.低密度PLD的原理傘與結(jié)構(gòu)糕（三）1）PRO早M的結(jié)構(gòu)與陣列函妨數(shù)驅(qū)動(dòng)可編程的虎或陣列函初數(shù)陣列規(guī)模憐大、速度余低，主要沿作為存儲(chǔ)龜器用5.低密度PLD的原理與述結(jié)構(gòu)（四都）與陣列意固定或陣列勤可編程5.低密度PLD的原理繡與結(jié)構(gòu)頌（五）用PROM實(shí)現(xiàn)簡(jiǎn)單抖的組合邏壇輯邏輯電餡路與真盒值表5.低密度PLD的原理與極結(jié)構(gòu)（六披）已編程誤的RPO斃M5.低密度PLD的原理與忠結(jié)構(gòu)（六?。?）PLA的基本虛結(jié)構(gòu)與陣列廊可編程或陣列可抬編程輸出電路員固定陣列規(guī)比模小，神編程復(fù)纏雜5.低密度PLD的原理與笑結(jié)構(gòu)（七碧）3）PAL的基本結(jié)涼構(gòu)與陣列匯可編程或陣列間固定輸出電路岸固定熔絲編榆程，雙筍極性工概藝，輸出端含偏宏單元（蟻有觸發(fā)器媽）速度快，其編程靈活第一個(gè)凍得到廣招泛應(yīng)用全的PLD5.低肯密度P逢LD的象原理與拋結(jié)構(gòu)（眾八）4）GA幫L的結(jié)構(gòu)可實(shí)現(xiàn)羞PAL壤的所有諷功能PAL是隆PROM末熔絲工藝尺，為一次乓編程器件回，而GA陷L是EE逼PROM飄工藝，可叢重復(fù)編程PAL的城輸出是固膛定的，而淺GAL用詞一個(gè)可編燥程的輸出帝邏輯宏單評(píng)元（OL陳MC）做斷為輸出電幼路。GA預(yù)L比PA崖L更靈活晉，功能更薦強(qiáng)，應(yīng)用緒更方便，迎幾乎能替潔代所有的驕PAＬ器信件5.低煤密度P跌LD的剩原理與芳結(jié)構(gòu)（壞九）GAL2吊2V10旺的結(jié)構(gòu)（數(shù)局部）5.低密麥度PLD龜?shù)脑砼c贏結(jié)構(gòu)（十牽）GAL銅22V鑄10的OLM帥C結(jié)構(gòu)通過(guò)S1和S0控制輸膽出是低躺電平有嶄效還是捧高電平歲有效、肥是組合炊邏輯輸明出還是準(zhǔn)寄存器瞎輸出S1和S0可通過(guò)編學(xué)程控制6.C弟PLD灑的原理矮與結(jié)構(gòu)打（一）前面所倉(cāng)述PR乎OM、嶺PLA景、PA汽L、G互AL器模件都屬喉于低密拆度器件貫，而E漲PLD稼、CP陵LD和臟FPG肥A都屬錦于高密升度器件引。在低筆密度器慘件中，麻只有G捐AL還筆在使用衣，主要手用在中蕉、小規(guī)曉模數(shù)字彎邏輯方鍬面?，F(xiàn)稀在的可鑄編程邏筋輯器件石以大規(guī)甚模、超貸大規(guī)模笑集成電送路工藝?yán)戎圃斓呐駽PL耽D、F獻(xiàn)PGA習(xí)為主。6.C兄PLD衫的原理密與結(jié)構(gòu)翁（二）CPL曲D是陣列螞型高密記度可編去程控制捷器，其某基本結(jié)鎮(zhèn)構(gòu)形式掌和PA煙L、G遇AL相非似，都乓由可編篩程的與金陣列、效固定的肯或陣列扎和邏輯屯宏單元遣組成，慌但集成漂規(guī)模都晨比PA孔L和G扶AL大騙得多?；居蓨Z三部分少組成：宏功能模看塊I/O控糞制塊連線陣列6.C包PLD職的原理借與結(jié)構(gòu)恢（三）CPLD娃的結(jié)構(gòu)圖6.CP杰LD的原謎理與結(jié)構(gòu)督（四）⑴宏功只能模塊，魚也稱宏單完元每個(gè)宏單翅元由以下摸幾個(gè)功能挪塊組成：邏輯陣窮列（可讓編程的哨與陣列巧、固定語(yǔ)的或陣傲列）可編程餓寄存器數(shù)據(jù)選亦擇器異或門、茅三態(tài)門等宏單元可單以被單獨(dú)沫的配置為權(quán)時(shí)序邏輯惠或組合邏剖輯工作方伸式。如果每繳個(gè)宏單鼻元中的迷乘積項(xiàng)淹不夠用越時(shí)，還源可以利廁用其結(jié)翁構(gòu)中的黃共享和爬并聯(lián)擴(kuò)徑展乘積熄項(xiàng)。6.CP裹LD的原猴理與結(jié)構(gòu)⑴宏功孔能模塊6.C植PLD渣的原理粉與結(jié)構(gòu)任（五）每個(gè)I斥/O可喊被獨(dú)立戶的配置波為輸入喂、輸出柳或雙向擺率控吉制⑵I/蒙O控制塊I/O控假制塊的作肥用是以合譜適的電平呆（如TT兼L，CM餐OS，E辨CL，P質(zhì)ECL或鮮LVDS閱）把內(nèi)部喬信號(hào)驅(qū)動(dòng)呆到CPL穩(wěn)D器件的錘外部引腳山上，或?qū)⒋彝獠縼?lái)的篩信號(hào)送到傳器件內(nèi)部付。6.C變PLD食的原理產(chǎn)與結(jié)構(gòu)⑶連線剝陣列將信號(hào)從龍器件的各籃個(gè)部分傳姓遞到器件萌的其他部悲分信號(hào)通過(guò)欺芯片的延邀遲時(shí)間可遙確定6.C蜜PLD耽的原理唇與結(jié)構(gòu)稱（六）Alte性ra公司M蒜AX捏700萍0S器扣件的內(nèi)捎部結(jié)構(gòu)6.CP黎LD的原悲理與結(jié)構(gòu)痛（七）Alte互ra公司MA映X70為00S器員件的宏單味元結(jié)構(gòu)6.CP幫LD的原霉理與結(jié)構(gòu)氣（八）Latt擠ice公司的C告PLD器悟件萬(wàn)能邏輯獎(jiǎng)塊（GL挑B）全局布曉線區(qū)（余GRP立）輸出布讓線區(qū)（魔ORP項(xiàng)）輸入/輸制出單元（眼IOC）7.F擠PGA的招原理與結(jié)演構(gòu)（一）1985年由X籠ili抽nx公悔司首家城推出單元型迎可編程濤邏輯器絕件，其劈燕內(nèi)部由森許多獨(dú)蒙立的可般編程邏漏輯模塊帶組成，飼用戶可免以通過(guò)搬編程將蘆這些模第塊連接鐮成所需狼要的數(shù)伍字系統(tǒng)幣。主要的攀FPG墊A/C厚PLD組廠商：Xili淹nxAlt練eraLat焦tic日eAct睛el（已被Micr歌oSem凱i收購(gòu)）7.F犬PGA的原理與壓結(jié)構(gòu)（二茫）優(yōu)點(diǎn)：密度高膝、編程外速度快繭、設(shè)計(jì)印靈活和你可再配乓置等工作特點(diǎn)瓦：功能由尤邏輯結(jié)出構(gòu)的配冰置數(shù)據(jù)植決定；工作時(shí)甩配置數(shù)團(tuán)據(jù)存放特在片內(nèi)濱的SRAM上；工作前需棋要從芯片際外部加載塑配置數(shù)據(jù)杰；配置數(shù)表?yè)?jù)存儲(chǔ)腫在片外閥的EPR捷OM、E2PROM等設(shè)備沸中；可以控制鍛加載過(guò)程嬌，在現(xiàn)場(chǎng)匪修改器件癥的邏輯功乞能，即所匯謂現(xiàn)場(chǎng)編賺程。7.F晉PGA的牧原理與結(jié)惡構(gòu)（三）FPG志A的基序本結(jié)構(gòu)疲：可編程爺邏輯模迅塊CL懶B輸入／否輸出模氣塊IO圈B互連資江源IR7.F殲PGA的原理昏與結(jié)構(gòu)交（四）FPG匪A的基本結(jié)轎構(gòu)（以Xil描inx公司的為肆例）7.泡FPG蓄A(yù)的原婆理與結(jié)每構(gòu)（五倒）⑴可償編程邏難輯模塊疏CLBFPGA的基本侵結(jié)構(gòu)單味元可以實(shí)現(xiàn)池邏輯函數(shù)可以配置娘成RAM函數(shù)發(fā)形生器、偵數(shù)據(jù)選宇擇器、丙觸發(fā)器杜和信號(hào)須變換電境路等組擁成XC40師00器件的C編LB結(jié)構(gòu)7.F裁PGA的霜原理與結(jié)腸構(gòu)（六）查找表逆（Look開(kāi)-Up-亞Tabl饑e)的原理毛與結(jié)構(gòu)查找表診（Look恭-Up-扣Tabl殺e)簡(jiǎn)稱為L(zhǎng)UTLUT本質(zhì)上約就是一糧個(gè)RAM，所以每適一個(gè)LUT可以看成播一個(gè)有4位地址線陷的16x1的RAM。目前FPG企A中多使用4輸入的LUT7.修FPG帽A的原理與獅結(jié)構(gòu)（七簡(jiǎn)）7.F彼PGA的唯原理與結(jié)獵構(gòu)（八）4輸入與豆門實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式a,b,c,d輸入邏輯輸出地址RAM中存儲(chǔ)的內(nèi)容00000000000001000010....0...01111111111⑵可編殿程輸入／演輸出模塊雖(IOB棄)提供了何器件引謹(jǐn)腳和內(nèi)鞠部邏輯蘇陣列的磁接口電璃路。每候一個(gè)I票O(jiān)B控積制一個(gè)跑引腳(抓除電源展線和地牲線引腳柴外)，杠將它們答可定義碧為輸入仙、輸出午或者雙哄向傳輸喜信號(hào)端吧。7.F醒PGA的殲原理與結(jié)色構(gòu)（九）7.F春PGA的槍原理與結(jié)河構(gòu)（十）⑶可編追程互連資住源(IR拍)包括各種欠長(zhǎng)度的連飾線線段和蜜一些可編腔程連接開(kāi)摩關(guān)。連線通路掩的數(shù)量與飽器件內(nèi)部初陣列的規(guī)塔模有關(guān)，然陣列規(guī)模且越大，連妄線數(shù)量越宣多。互連線按鹽相對(duì)長(zhǎng)度湯分為單線光、雙線和弊長(zhǎng)線三種能。Alt毛era公司Cycl目one器件的恰LE結(jié)嘗構(gòu)（普倒通模式乞）7.F救PGA的鑼原理與結(jié)銅構(gòu)（十一破）FPG菌A與C辱PLD知的區(qū)別（一）①CP顏LD更鑰適合完木成各種場(chǎng)算法和腸組合邏角輯,F暈PGA通更適合側(cè)于完成克時(shí)序邏夫輯。換抹句話說(shuō)唇,FP顛GA更蘭適合于粒觸發(fā)器角豐富的膠結(jié)構(gòu),雄而CP丘LD更休適合于慨觸發(fā)器誰(shuí)有限而臘乘積項(xiàng)粱豐富的夾結(jié)構(gòu)。②CP舅LD的激連續(xù)式梁布線結(jié)減構(gòu)決定止了它的倍時(shí)序延妙遲是均瞞勻的和截可預(yù)測(cè)燭的,而場(chǎng)FPG照A的分慈段式布值線結(jié)構(gòu)獵決定了竟其延遲株的不可恢預(yù)測(cè)性鞠。③FPG購(gòu)A的集成催度比CP取LD高,滔具有更復(fù)詳雜的布線紀(jì)結(jié)構(gòu)和邏據(jù)輯實(shí)現(xiàn)。FPGA番與CPL肥D的區(qū)別輸（二）④在編啊程方式珠上,C逆PLD徐主要是狡基于E睬2PR唐OM或不FLA塑SH存郊儲(chǔ)器編骨程,編茄程次數(shù)勻可達(dá)1唉萬(wàn)次,邀優(yōu)點(diǎn)是賺系統(tǒng)斷參電時(shí)編吩程信息浙也不丟俘失。F游PGA歪大部分喝是基于他SRA狂M編程睬,編程惠信息在捉系統(tǒng)斷偵電時(shí)丟漆失,每暴次上電霸時(shí),需葬從器件駛外部將鋼編程數(shù)最據(jù)重新器寫入S本RAM元中。其噴優(yōu)點(diǎn)是看可以編啞程任意偉次,可異在工作迫中快速顆編程,曾從而實(shí)塊現(xiàn)板級(jí)濱和系統(tǒng)澇級(jí)的動(dòng)稍態(tài)配置膊。卻⑤C掘PLD猾保密性狠好,F啟PGA浴保密性溉差。漆⑥俘一般情輛況下,丙CPL慈D的功倘耗要比憶FPG謠A大,利且集成脂度越高辟越明顯溜。FPG急A與C茄PLD需的區(qū)別礙（三）FPGA基于S她RAM蒜的架構(gòu)此，集成保度高，或以LE五（包括楚查找表化、觸發(fā)麻器及其禽他）為聽(tīng)基本單鞠元，有改內(nèi)嵌M御emo辦ry、橡DSP邪等，支辭持IO液標(biāo)準(zhǔn)豐蹈富。具柜有易失疫性，需箏要有上餃電加載游過(guò)程。天在實(shí)現(xiàn)概復(fù)雜算句法、隊(duì)例列調(diào)度向、數(shù)據(jù)噴處理、鋒高性能紐奉設(shè)計(jì)、映大容量落緩存設(shè)稈計(jì)等領(lǐng)仿域中有伏廣泛應(yīng)星用，如棋Alt摩era綢St怎rat彼ix系屆列。CPLD仇基于EE財(cái)PROM笨工藝，集爭(zhēng)成度低，怎以Mic善roCe金ll（包獻(xiàn)括組合部吃分與寄存壘器）為基宇本單元。內(nèi)具有非易菊失性，可窩以重復(fù)寫群入。在粘藥合邏輯、美地址譯碼黨、簡(jiǎn)單控園制、FP擔(dān)GA加載稅等設(shè)計(jì)中并有廣泛應(yīng)肥用，如A叔lter辭aMA擁X300憲0A系列異。FPG繳A與C傷PLD苦的區(qū)別掩（四）盡管F晉PGA乞和CP岸LD在侄硬件結(jié)描構(gòu)上有銅一定的變差異，蟻但是對(duì)常用戶而夾言，F(xiàn)瞇PGA記和CP被LD的米設(shè)計(jì)流巖程是相脹似的，嗎使用E紡DA軟沾件的設(shè)感計(jì)方法冒也沒(méi)有僅太大的嗎差別。床設(shè)計(jì)時(shí)屋，需根璃據(jù)所選董器件型伸號(hào)充分盞發(fā)揮器毛件的特滋性就可且以了。8.FP啦GA/C腫PLD器警件的配置您（一）未編程每前先焊童接安裝減少對(duì)器栗件的觸摸勉和損傷不計(jì)較垃器件的魚封裝形哈式系統(tǒng)內(nèi)編散程--I陸SP樣機(jī)制造量方便支持生產(chǎn)窯和測(cè)試流傾程中的修苦改在系統(tǒng)現(xiàn)驗(yàn)場(chǎng)重編程愛(ài)修改允許現(xiàn)訪場(chǎng)硬件撇升級(jí)迅速方諷便地提粒升功能ISP功能提癥高設(shè)計(jì)它和應(yīng)用匠的靈活積性下載接口闖引腳信號(hào)碰名稱引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS---TDIGNDUSB-碧Blas返ter下載電纜8.F恥PGA宇/CP嘉LD器杰件的配登置（二婆）JTAG方式的塞在系統(tǒng)盡編程8.F悼PGA尚/CP尤LD器慎件的配紙置（三個(gè)）使用PC皺并行口配狗置FPG煎A（PS乳模式）8.F酒PGA暗/CP撇LD器殃件的配秒置（四才）FPG裙A專用配置懸器件-主藥動(dòng)串行模閃式(AS瘋)8.F們PGA源/CP化LD器殘件的配冒置（五正）EPCS慰1EPCS統(tǒng)4EPCS雹16等等8.F裳PGA毛/CP故LD器件的憑配置（際六）FPGA專用配誓置器件爪-被動(dòng)圈串行模畝式(P擦S)EPC1EPC鋸2EPC4等等配置器失件價(jià)格守較高使用單康片機(jī)配男