基于verilog數(shù)字秒表的設計實現(xiàn)

生產(chǎn)實習報告生產(chǎn)實習報告班級：通信13-2班姓名：閆振宇學號：1306030222成績：電子與信息工程學院電子與信息工程學院信息與通信工程系附件：moduleled_on(input[1:0]key,//輸入信號inputclk, //輸入頻率為50MHZ的時鐘outputreg[2:0]sel, //數(shù)碼管位選outputreg[7:0]seg, //數(shù)碼管段選outputen//3-8譯碼器使能);reg[2:0]count3b;reg[3:0]dis_dat; //定義顯示數(shù)據(jù)寄存器reg[18:0]count; //定義計數(shù)寄存器reg[23:0]hour; //定義現(xiàn)在時刻寄存器regclk_100hz; //50MHZ的時鐘信號500000分頻，得到100HZ的時鐘信號regkey_flag;//啟動/暫停的切換標志reg[1:0]key_inner;assignen=0;//（1）按鍵輸入緩存,按鍵消抖設置always@(posedgecount[16])//在0.01s內，掃描2的2次方，可以檢測到4次高電平begin key_inner<=key;endalways@(posedgekey_inner[0])begin key_flag=~key_flag;end//（2）0.01秒信號產(chǎn)生部分，產(chǎn)生100HZ的時鐘信號always@(posedgeclk)begin if(count==249999) begin clk_100hz<=~clk_100hz; count<=0; end else count<=count+1;end//（3）數(shù)碼管動態(tài)掃描顯示部分always@(posedgecount[15]) //時序邏輯，由于有6個數(shù)碼管，則在一秒內掃描2的6次方 begin count3b=count3b+1; case(count3b) 3'd5:dis_dat=hour[3:0]; 3'd4:dis_dat=hour[7:4]; 3'd3:dis_dat=hour[11:8]; 3'd2:dis_dat=hour[15:12]; 3'd1:dis_dat=hour[19:16]; 3'd0:dis_dat=hour[23:20]; default:dis_dat=4'bxxxx; endcase sel=count3b;endalways@(dis_dat)begin case(dis_dat)0 : seg=8'b1100_0000;//顯示“0” 1 : seg=8'b1111_1001;//顯示“1” 2 : seg=8'b1010_0100;//顯示“2” 3 : seg=8'b1011_0000;//顯示“3” 4 : seg=8'b1001_1001;//顯示“4” 5 : seg=8'b1001_0010;//顯示“5” 6 : seg=8'b1000_0010;//顯示“6” 7 : seg=8'b1111_1000;//顯示“7” 8 : seg=8'b1000_0000;//顯示“8” 9 : seg=8'b1001_0000;//顯示“9” default:seg=8'bxxxxxxxx; endcaseend//（4）計時處理部分always@(posedgeclk_100hz)//計時處理begin if(~key_inner[1]&&key_flag==1) //判斷是否復位鍵， begin hour=24'h0; end elseif(!key_flag) begin hour[3:0]=hour[3:0]+1; if(hour[3:0]==4'ha) begin hour[3:0]=4'h0; hour[7:4]=hour[7:4]+1; if(hour[7:4]==4'ha) begin hour[7:4]=4'h0; hour[11:8]=hour[11:8]+1; if(hour[11:8]==4'ha) begin hour[11:8]=4'h0; hour[15:12]=hour[15:12]+1; if(hour[15:12]==4'h6) begin hour[15:12]=4'h0; hour[19:16]=hour[19:16]+1; if(hour[19:16]==4'ha) begin hour[19:16]=4'h0; hour[23:20]