實(shí)驗(yàn)三用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)

實(shí)驗(yàn)三用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)第一頁(yè)，共四十二頁(yè)，編輯于2023年，星期二任務(wù)分析本次實(shí)驗(yàn)的核心是：應(yīng)用有限狀態(tài)機(jī)設(shè)計(jì)思路，檢測(cè)輸入的串行數(shù)據(jù)是否是”11100101”。根據(jù)DE2板的資源，擬用SW0---SW7作為系統(tǒng)輸入（系統(tǒng)由此需要設(shè)計(jì)一個(gè)8bits并行數(shù)據(jù)轉(zhuǎn)串行的模塊）一個(gè)7段數(shù)碼顯示譯碼器作為檢測(cè)結(jié)果的輸出顯示，如果串行序列為”11100101”，顯示a，否則顯示b（系統(tǒng)需要設(shè)計(jì)一個(gè)7段數(shù)碼顯示譯碼器模塊）為了顯示可控，清晰，擬用key0,key1實(shí)現(xiàn)時(shí)鐘，復(fù)位信號(hào)的輸入。第二頁(yè)，共四十二頁(yè)，編輯于2023年，星期二本實(shí)驗(yàn)由頂層文件、串行檢測(cè)、并行數(shù)據(jù)轉(zhuǎn)串行、數(shù)碼管顯示四個(gè)模塊組成設(shè)計(jì)參考頂層模塊并轉(zhuǎn)串模塊串行檢測(cè)模塊數(shù)碼管顯示模塊并行8bits數(shù)據(jù)clk串行數(shù)據(jù)4bits數(shù)據(jù)reset7bits數(shù)據(jù)第三頁(yè)，共四十二頁(yè)，編輯于2023年，星期二1、構(gòu)建一個(gè)工程名為schk的工程第四頁(yè)，共四十二頁(yè)，編輯于2023年，星期二由File->NewProjectWizard,彈出對(duì)話(huà)框，設(shè)置文件夾目錄，Project名稱(chēng)。注意，1）不能將文件夾放置與軟件安裝目錄下，應(yīng)放在DATA盤(pán)上2）要求以自己的學(xué)號(hào)作為文件夾名3）項(xiàng)目名稱(chēng)為XULIEQI,與后續(xù)的頂層實(shí)體名相對(duì)應(yīng)。第五頁(yè)，共四十二頁(yè)，編輯于2023年，星期二暫無(wú)文件添加，按next，繼續(xù)第六頁(yè)，共四十二頁(yè)，編輯于2023年，星期二根據(jù)DE2實(shí)驗(yàn)平臺(tái)，選擇FPGA目標(biāo)器件為：CycloneII系列：EP2C35F672C6第七頁(yè)，共四十二頁(yè)，編輯于2023年，星期二仍然使用軟件自帶的綜合仿真工具，所以按NEXT，繼續(xù)第八頁(yè)，共四十二頁(yè)，編輯于2023年，星期二Project建立總結(jié)，按Finish完成第九頁(yè)，共四十二頁(yè)，編輯于2023年，星期二輸入schk的Verilog文本第十頁(yè)，共四十二頁(yè)，編輯于2023年，星期二由File->New,得如下對(duì)話(huà)框，選擇VerilogHDLFile：第十一頁(yè)，共四十二頁(yè)，編輯于2023年，星期二將設(shè)計(jì)的Verilog程序輸入，并存盤(pán)名為schk.v第十二頁(yè)，共四十二頁(yè)，編輯于2023年，星期二由File->new，彈出對(duì)話(huà)框，選擇otherfiles->VectorWaveformFile第十三頁(yè)，共四十二頁(yè)，編輯于2023年，星期二將波形文件存盤(pán)為schk.vwf第十四頁(yè)，共四十二頁(yè)，編輯于2023年，星期二設(shè)定schk.v是目前的頂層文件第十五頁(yè)，共四十二頁(yè)，編輯于2023年，星期二由Processing->start->startannlysis&elaboration對(duì)程序進(jìn)行初步的分析第十六頁(yè)，共四十二頁(yè)，編輯于2023年，星期二雙擊波形文件下的空白區(qū)，得到如下對(duì)話(huà)框，點(diǎn)擊NoderFinder第十七頁(yè)，共四十二頁(yè)，編輯于2023年，星期二彈出下面的對(duì)話(huà)框，單擊List，選中AB、CLK、CLR、DIN、Q幾個(gè)端口，單擊>_后，點(diǎn)擊OK第十八頁(yè)，共四十二頁(yè)，編輯于2023年，星期二由edit->endtime，設(shè)定仿真終止時(shí)間為1us,選中CLK點(diǎn)擊設(shè)置周期是10ns，并對(duì)CLR,DIN作相應(yīng)設(shè)置第十九頁(yè)，共四十二頁(yè)，編輯于2023年，星期二由assigments->settings，對(duì)仿真工具設(shè)定為功能仿真，并將激勵(lì)文件調(diào)入第二十頁(yè)，共四十二頁(yè)，編輯于2023年，星期二由Processing->generatefunctionalsimulationnetlist，提取功能仿真的網(wǎng)表由processing->startsimulation進(jìn)行功能仿真，并對(duì)結(jié)果進(jìn)行分析。第二十一頁(yè)，共四十二頁(yè)，編輯于2023年，星期二時(shí)序仿真

由assignments->settings,更改仿真器的設(shè)置為時(shí)序仿真：timing第二十二頁(yè)，共四十二頁(yè)，編輯于2023年，星期二由processing->startcompile對(duì)設(shè)計(jì)進(jìn)行全編譯再由processing->startsimulation進(jìn)行時(shí)序仿真，分析結(jié)果第二十三頁(yè)，共四十二頁(yè)，編輯于2023年，星期二2、仿照工程schk的設(shè)計(jì)方法，再分別設(shè)計(jì)xulie和decl7s兩個(gè)verilogHDL模塊，并分別進(jìn)行功能仿真和時(shí)序仿真，對(duì)仿真結(jié)果進(jìn)行分析。注：編寫(xiě)數(shù)碼管顯示程序（decl7s.v）來(lái)顯示A或B狀態(tài)。已知數(shù)碼管為共陽(yáng)級(jí)連接。輸入（4bits）輸出（7bits）顯示內(nèi)容4’b10107’b0001000a4’b10117’b0000011b4’b00007’b10000000提示：可以在default分支選用顯示“0”。第二十四頁(yè)，共四十二頁(yè)，編輯于2023年，星期二3、創(chuàng)建頂層文件：第二十五頁(yè)，共四十二頁(yè)，編輯于2023年，星期二輸入XULIEQI的Verilog文本并保為XULIEQI.v第二十六頁(yè)，共四十二頁(yè)，編輯于2023年，星期二由File->new，彈出對(duì)話(huà)框，選擇otherfiles->VectorWaveformFile第二十七頁(yè)，共四十二頁(yè)，編輯于2023年，星期二將波形文件存盤(pán)為XULIEQI.vwf第二十八頁(yè)，共四十二頁(yè)，編輯于2023年，星期二設(shè)定XULIEQI.v是目前的頂層文件第二十九頁(yè)，共四十二頁(yè)，編輯于2023年，星期二由Processing->start->startannlysis&elaboration對(duì)程序進(jìn)行初步的分析第三十頁(yè)，共四十二頁(yè)，編輯于2023年，星期二添加波形仿真端口第三十一頁(yè)，共四十二頁(yè)，編輯于2023年，星期二由edit->endtime，設(shè)定仿真終止時(shí)間為1us,選中CLK點(diǎn)擊設(shè)置周期是10ns；選中din8，單擊如下圖，設(shè)置Startvalue：11100101；Incrementby：0設(shè)置好后確定。第三十二頁(yè)，共四十二頁(yè)，編輯于2023年，星期二第三十三頁(yè)，共四十二頁(yè)，編輯于2023年，星期二由assigments->settings，對(duì)仿真工具設(shè)定為功能仿真，并將激勵(lì)文件調(diào)入第三十四頁(yè)，共四十二頁(yè)，編輯于2023年，星期二由Processing->generatefunctionalsimulationnetlist，提取功能仿真的網(wǎng)表由processing->startsimulation進(jìn)行功能仿真，并對(duì)結(jié)果進(jìn)行分析。第三十五頁(yè)，共四十二頁(yè)，編輯于2023年，星期二時(shí)序仿真由assignments->settings,更改仿真器的設(shè)置為時(shí)序仿真：timing由processing->startcompile對(duì)設(shè)計(jì)進(jìn)行全編譯再由processing->startsimulation進(jìn)行時(shí)序仿真，分析結(jié)果第三十六頁(yè)，共四十二頁(yè)，編輯于2023年，星期二4、鎖引腳1）根據(jù)DE2_pin_assignments文件內(nèi)容、格式制作本設(shè)計(jì)引腳對(duì)應(yīng)文件的引腳鎖定文件：XUELIEQI.csv2)由Assignments->ImportAssignment，打開(kāi)對(duì)話(huà)框，調(diào)入引腳對(duì)應(yīng)文件XUELIEQI.csv即可。第三十七頁(yè)，共四十二頁(yè)，編輯于2023年，星期二引腳鎖定說(shuō)明輸入信號(hào)：并行輸入8bits信號(hào)，由撥動(dòng)開(kāi)關(guān)SW0—SW7完成。時(shí)鐘和復(fù)位信號(hào)分別由按鍵KEY0,KEY1輸入輸出信號(hào)：顯示由數(shù)碼管HEX0顯示實(shí)現(xiàn)。第三十八頁(yè)，共四十二頁(yè)，編輯于2023年，星期二第三十九頁(yè)，共四十二頁(yè)，編輯于2023年，星期二鎖好引腳，進(jìn)行全編譯（compile），重新布局布線(xiàn)，時(shí)序仿真引腳鎖定，仿真結(jié)果核對(duì)無(wú)誤后，準(zhǔn)備下載第四十頁(yè)，共四十二頁(yè)，編輯于2023年，星期二5、下載由tools-